JP2720462B2

JP2720462B2 - 調停回路

Info

Publication number: JP2720462B2
Application number: JP17288988A
Authority: JP
Inventors: 俊治前田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1998-03-04
Anticipated expiration: 2013-03-04
Also published as: JPH0222744A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は複数のポートのアクセス要求やリフレッシュ
要求等の各種要求信号が競合した場合に、その要求信号
を順序づける調停回路に関する。

〔発明の概要〕

本発明は、複数の要求信号が競合した場合にその要求
信号を順序づける調停回路において、Ｎ行Ｎ−１列のマ
トリクス状に配列されたゲート回路に、他行同列のゲー
ト回路を閉鎖するゲート閉鎖回路と、他行前列のゲート
回路の閉鎖を解除するゲート解除回路と、同行前列のゲ
ート回路の信号を保持するゲート保持回路を設けること
により、３つ以上の要求信号に対応させたものである。

〔従来の技術〕

半導体メモリ装置として、第９図に示すように、２つ
のポートを有するものが知られている。この半導体メモ
リ装置は、メモリコア91を有し、ポートＡとポートＢが
それぞれアクセス要求を出してから択一的にアクセスで
きる。そして、これらアクセス要求のタイミングが一致
した時に、そのアクセスの一方を優先させ、他方のアク
セスを止めるのが調停回路92である。

第10図は、従来の調停回路の一例を示している。調停
回路92は、２つの２入力のAND回路93,94からなり、相互
に一方の出力が他方へ反転入力され、残りの入力は各ポ
ートA,Bからのアクセス要求をそれぞれ受け、各出力は
各ポートA,Bとメモリコア91間の転送を制御している。

この調停回路92の動作について簡単に説明すると、当
初、２つのポートA,Bからのアクセス要求がなく、各AND
回路93,94の入出力端子はすべて“L"レベル（ローレベ
ル）であるとする。今、ポートＡからアクセス要求がな
された場合、AND回路93の入力が“H"レベルとなり、従
って、AND回路93の出力が“H"レベルとなる。その結
果、ポートＡとメモリコア91間の転送が可能となる。ま
た、AND回路93の出力は反転してAND回路94に入力する。
このためAND回路94の出力は“L"レベルとなり、この状
態でポートＢからアクセス要求があってもAND回路94の
出力は“L"レベルのままである。すなわち、ポートＢの
アクセス要求は、ポートＡのアクセス要求が停止しない
限り受け付けられない。

〔発明が解決しようとする課題〕

上述の調停回路92は２ポートのものであるが、メモリ
装置の多様化に従って、３ポート若しくはそれ以上ポー
トからの要求信号の調停が必要になってきている。

ところが、単にポート数に対応して並列にゲート回路
を配置し、さらに任意のポートからの信号に応じて他の
ゲート回路を閉鎖するのみの回路構成では、第２番目，
第３番目，…のアクセス要求が競合した時に問題とな
る。すなわち、１つのポートのアクセス要求（第１番
目）に基づいてアクセスが行われている時に、次のアク
セス要求（第２番目）が生じ、さらにその次のアクセス
要求（第３番目）が生じた場合を考える。すると、第２
番目のアクセス要求信号と第３番目のアクセス要求信号
の間では、優先順位がつけられないため、第１番目のア
クセスが終了した時点で競合が生ずることになり、それ
らの調停ができないことになる。

そこで、本発明は上述の技術的な課題に鑑み、複数
（３以上）の各種要求信号の調停を行う調停回路を提供
することを目的とする。

〔課題を解決するための手段〕

本発明の調停回路を概念的な第１図〜第４図を参照し
ながら説明する。本発明の調停回路は、第１図に示すよ
うに、それぞれＮ個（Ｎは３以上の自然数）の入出力端
子の間に各Ｎ−１個ずつ直列に接続され、Ｎ行Ｎ−１列
のマトリクス状に配列されたゲート回路Ｇ_i,j（ｉは１
〜N,jは１〜Ｎ−１の自然数）を有している。そして、
このゲート回路には、第２図〜第４図にわたって示され
るように、ゲート閉鎖回路Clと、ゲート解除回路Opと、
ゲート保持回路Hoとが設けられる。ゲート閉鎖回路Cl
は、第２図に示すように、任意のゲート回路を信号が通
過した際に他行同列のゲート回路を閉鎖する回路であ
る。このゲート閉鎖回路Clは、他行同列のゲート回路を
閉鎖するが、ゲート保持回路Hoによって保持されている
行まで閉鎖させるものではない。また、その閉鎖は信号
入力終了時（例えば処理要求の停止した時）まで行われ
る。ゲート解除回路Opは、第３図に示すように、任意の
ゲート回路を信号が通過した際に他行直前列のゲート回
路の閉鎖を解除させる回路である。直前列はゲート回路
の１つ前の一例を指す。そして、ゲート保持回路Hoは、
第４図に示すように、任意のゲート回路を信号が通過し
た際に同行前列のゲート回路の信号を保持する回路であ
る。ここで、前列は第１列から直前列までを指す。ゲー
ト保持回路Hoは、ゲート回路の閉鎖に対抗する回路であ
り、各列毎に設けられても良い。この信号の保持は信号
入力の終了時まで行われる。

〔作用〕

本発明の調停回路は、Ｎ行のＮ−１個直列に接続され
たゲート回路を有し、Ｎ−１個直列のゲート回路全部を
次々に通過して行って初めて入力信号が出力される。各
ゲート回路を通過して行く時には、ゲート閉鎖回路によ
って他行同列のゲート回路が閉鎖され、同時に、ゲート
解除回路によって他行直前列のゲート回路の閉鎖が解除
される。従って、任意の第ｉ行第ｊ列のゲート回路を信
号が通過した時では、第ｉ行以外の行であって第ｊ列の
ゲート回路は閉鎖されると共に、第ｉ行以外の行であっ
て第ｊ−１列のゲート回路は解除される。ここで、その
第ｉ行第ｊ列のゲート回路を通過した信号は次の第ｉ行
第ｊ＋１列のゲート回路に向かう。この第ｉ行第ｊ＋１
列のゲート回路が既に先行した入力信号によって閉鎖さ
れていれば、その入力信号は第ｉ行以外の行であって第
ｊ例を閉鎖させた状態で停止し、そこから先の列のゲー
ト回路には進まない。その先行した入力信号が終了した
時に初めて、第ｉ行第ｊ＋１列の閉鎖が解除され、処理
要求の信号が先の第ｊ＋１列へ進む。

上記ゲート保持回路は、先行して入力信号をゲート回
路の閉鎖から保護するための回路であり、先行した行に
かかる信号は、後からの信号入力によってゲート回路が
閉鎖されない。このように、入出力端子がＮ行に関する
場合、優先順位の決定は、Ｎ−１のデータがあれば良
い。従って、上述のようにゲート回路をＮ行Ｎ−１列の
マトリクス状とすることで、そのＮ−１列の各列が信号
入力の順序に関する情報を有し、各行の信号が第何列に
あるかで、第２番目以降の優先順位が決定されることに
なる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明す
る。

第１の実施例本実施例の調停回路は、第５図に示すような３行２列
（Ｎ＝３）のマトリクス状のゲート回路を有しており、
３系統のポートのアクセス要求を調停する回路構成にな
っている。

まず、その回路構成は、第５図に示すように、入力端
子ａと出力端子ｄの間に直列に接続されたゲート回路1,
4が設けられ、入力端子ｂと出力端子ｅの間に直列に接
続されたゲート回路2,5が設けられ、入力端子ｃと出力
端子ｆの間に直列に接続されたゲート回路3,6が設けら
れている。ゲート回路1,2,3は第１列のゲート回路を構
成し、ゲート回路4,5,6は第２列のゲート回路を構成す
る。これらゲート回路１〜６はゲート同士で直列接続さ
れない入力端子が反転入力端子とされたAND回路であ
る。

このように３行２列のマトリクス状に配列されたゲー
ト回路に対して、ゲート閉鎖回路は、各ゲート回路の出
力をフィードバックして他の行で同じ列のゲート回路を
閉鎖するように設けられている。ゲート回路1,2,3につ
いては、OR回路13,14,15がゲート閉鎖回路として機能す
る。各OR回路13,14,15の２入力は、後述するように解除
回路として機能するAND回路10,11,12を介しているが、
他の行で同列の出力が入力するようにされている。すな
わち、OR回路13はゲート回路2,3の出力が入力される。O
R回路14はゲート回路1,3の出力が入力される。OR回路15
はゲート回路1,2の出力が入力される。このような接続
とすることで、任意のゲート回路の出力が“H"レベルの
場合、その列の他の行のゲート回路を閉鎖させるように
機能する。各ゲート回路１〜３のOR回路13,14,15からの
信号を受ける端子は反転入力端子であり、AND回路16〜1
8を介しておりその他方の入力レベルにも依存するが、O
R回路13の出力が“H"レベルとなればゲート回路１が閉
鎖され、OR回路14の出力が“H"レベルとなればゲート回
路２が閉鎖され、OR回路15の出力が“H"レベルとなれば
ゲート回路３が閉鎖される。次に、ゲート回路４〜６に
ついては、前記ゲート回路１〜３と接続するもののう
ち、AND回路10〜12,16〜18を除いたものと等価である。
各ゲート回路４〜６では、ゲート回路同士で直列接続さ
れる端子を除いて反転入力されており、その反転入力は
他行同列の出力である。従って、ゲート回路４の出力が
“H"レベルになればゲート回路5,6が閉鎖され、ゲート
回路５の出力が“H"レベルになればゲート回路4,6が閉
鎖され、ゲート回路６の出力が“H"レベルにゲート回路
4,5が閉鎖される。この列は最終段であるために、次の
列の影響を受けない。このため、AND回路10〜12,16〜18
のようにゲート解除回路やゲート保持回路は不要とな
る。

次に、ゲート解除回路は、任意のゲート回路を信号が
通過した際に他行直前列のゲート回路の閉鎖を解除させ
る回路であり、AND回路10〜12がその機能を有する。そ
のAND回路10〜12は、ゲート閉鎖回路の各入力端子の途
中に言わばスイッチとして設けられている。AND回路10
はゲート回路４の出力がフィードバックされ、AND回路1
1はゲート回路５の出力がフィードバックされ、AND回路
12はゲート回路６の出力がフィードバックされる。例え
ば、ゲート回路４の出力が“H"レベルになると、AND回
路10にそれが反転入力する。従って、このAND回路10の
出力は“H"レベルになり、その信号がOR回路14,15に達
してゲート回路2,3の閉鎖が解除される。AND回路11,12
についても同様である。

次に、ゲート保持回路は、任意のゲート回路を信号が
通過した際に同行前列のゲート回路の信号をその信号入
力終了時まで保持する回路である。具体的には、AND回
路16〜18を用いて、信号入力時に、ゲート閉鎖回路13〜
15からの信号を遮断する。AND回路16はOR回路13の出力
が入力されると共にゲート回路４の出力が反転入力さ
れ、そのAND回路16の出力がゲート回路１へ反転入力さ
れる。AND回路17はOR回路14の出力が入力されると共に
ゲート回路５の出力が反転入力され、そのAND回路17の
出力がゲート回路２へ反転入力される。AND回路18はOR
回路15の出力が入力されると共にゲート回路６の出力が
反転入力され、AND回路18の出力がゲート回路３へ反転
入力される。このような接続関係から、例えばゲート回
路４の出力が“H"レベルになった時には、AND回路16がO
R回路13の出力を遮断するため、第２番目の信号が他の
行に入力して来た時でも、ゲート回路１が閉鎖状態にさ
れることはない。

このような構成の調停回路は、第７図のようなメモリ
装置の一部に用いることができる。第７図は、３つの入
出力ポートからメモリコアのアクセス要求を調整するた
めの回路構成である。３つのポートからのアクセス要求
信号は、同期回路72にそれぞれ入力される。この同期回
路72では、各アクセス要求信号がフリップフロップ等を
用いた構成よりクロックパルスの周期に同期されたもの
となる。次に、各アクセス要求信号はラッチ回路73に入
力する。ここで、ラッチ回路は例えばＪ−Ｋフリップフ
ロップとされ、Ｊ端子が同期回路72からの入力端子とさ
れ、Ｋ端子が転送パルス回路75からの信号が入力する端
子となる。従って、転送パルスの発生後は初期状態に戻
される。ラッチ回路73の出力は、同時回路74に入力され
る。この同時回路74は、３つの信号線で同じタイミング
でパルスが入力してきた時に、それら信号線間で相互に
微小な遅延を生じさせる回路構成にできる。例えば、ポ
ート１からの信号が遅延なしとすれば、ポート2,ポート
３からの信号をそれぞれ1/3,2/3クロック周期ずつ遅延
させるものにする。これで調停回路71に入力する３つの
信号線のパルスのタイミングが全く一致してくることが
防止される。次に、調停回路71では、各ポートからのア
クセス要求が競合した時に、後述するように、先にアク
セス要求されたものから優先させてアクセスさせること
ができる。この調停回路71が一例として第５図に示す構
成とされる。このように調停されたアクセス要求信号
は、転送パルス回路75に入力する。この転送パルス回路
75は、メモリコアと各ポート間のトランスファーゲート
を制御する信号を出力する。例えば、転送パルス回路75
の出力の１つが“H"レベルとなれば、その信号にかかる
ポートとメモリコアの間の信号転送が可能となる。

次に、第６図を参照しながら、第５図及び第７図に示
した調停回路の動作について説明する。

前提として、第５図の入力端子a,b,cは第７図の同時
回路74に接続され、第５図の出力端子d,e,fは第７図の
転送パルス回路75に接続される。また、調停回路の各ゲ
ートは全て“L"レベルの状態にあるものとする。そし
て、今、３つのポートから全く同時にアクセス要求が生
じた場合を考える。すると、同期回路72でクロック周期
に同期され、ラッチ回路73を介して同時回路74に同時
に、３つのアクセス信号が入力する。ここで、同時回路
74では、端子ａに対して遅延なし、端子ｂに対して1/3
クロック遅延，端子ｃに対して2/3クロック遅延とされ
る。

第６図は、それら各信号が入力した時のタイミングチ
ャートである。調停回路では時刻t₀で、端子ａのレベル
が“L"レベルから“H"レベルに変化する。その結果、ゲ
ート回路１の出力が“H"レベルになり、ゲート回路４の
出力も“H"レベルになる。従って、まず、出力端子ｄの
レベルが“H"レベルとなり、これかアクセス要求として
調停回路より出力される。その過程で、ゲート回路１の
出力が“H"レベルとなることで、第１列目では、極めて
短い時間だけAND回路10,及びOR回路14,15を介してゲー
ト回路2,3が閉鎖され、直ぐにゲート回路４の出力のフ
ィードバックにより解除される。また、ゲート回路４の
出力が“H"レベルになることで、ゲート回路5,6の反転
入力が“H"レベルであり、ゲート回路5,6は閉鎖状態に
される。さらに、ゲート回路４からの信号が反転して供
給されるAND回路16の出力は“L"レベルに固定され、OR
回路13の出力が反転するようなことがあってもゲート回
路１の出力を反転させない。

次の1/3クロック遅延した時刻t₁では、端子ｂに他の
ポートからのアクセス要求が入力する。ゲート回路２の
閉鎖は解除されており、ゲート回路２の出力は“H"レベ
ルになる。ところが、ゲート回路５は、ゲート回路４か
らの信号によって閉鎖されており、ゲート回路５の出力
は“H"レベルとならない。すなわち、言わば１つの手前
の列でアクセス要求信号が停止させられている状態とな
る。ゲート回路２からの信号が“H"レベルとなること
で、AND回路11の出力は“H"レベルとなり、OR回路13,15
の出力は“H"レベルになる。OR回路13の出力は、AND回
路16を介してゲート回路１を閉鎖するようにされるが、
ここでAND回路16の出力は既にゲート回路４からの信号
によって“L"レベルに固定されており、OR回路13の“H"
レベルの信号はゲート回路１まで至らない。一方、OR回
路15の“H"レベルの出力は、AND回路18を介してゲート
回路３に達し、そのゲート回路３を閉鎖状態にする。

次に、時刻t₂で、端子ｃに“H"レベルの信号が供給さ
れるが、前記時刻t₁でゲート回路３は閉鎖状態におかれ
ており、端子ｃに“H"レベルの入力があったことに起因
してのゲートの出力の変化は生じない。

次に、時刻t₃で、端子ａのレベルが“H"レベルから
“L"レベルに変化したものとする。すると、ゲート回路
１のレベルが“H"レベルから“L"レベルに変化し、同様
にゲート回路４のレベルも“L"レベルにされる。ゲート
回路４のレベルが“L"レベルになることで、AND回路16
の出力が“H"レベルになり、ゲート回路１は閉鎖状態に
なる。また、ゲート回路5,6の閉鎖状態は解除され、既
にゲート回路２のレベルが“H"レベルとされていること
から、まずゲート回路５の出力が“H"レベルになる。従
って、端子ｅからは次のポートのアクセス要求信号が出
力されることになる。ゲート回路５の出力が“H"レベル
になることで、ゲート回路4,6は閉鎖される。また、ゲ
ート回路５の出力が“H"レベルになることで、AND回路1
1の出力が“L"レベルにされる。なお、AND回路17の出力
は予め“L"レベルである。そして、AND回路10,11が共に
“L"レベルとされることから、OR回路15の出力は“L"レ
ベルになる。その結果、AND回路18の出力は“H"レベル
から“L"レベルに変化し、ゲート回路３の閉鎖状態は解
除されることになる。従って、ゲート回路３の出力レベ
ルは“H"レベルにされ、AND回路12の出力は“L"レベル
から“H"レベルになり、OR回路13,14の出力も“H"レベ
ル（OR回路13は予め“H"レベル）になる。この時刻t₃の
直後の状態では、先の状態と替わって端子ｃからのアク
セス要求が第１列のゲート回路で待たされている状態と
される。

次に、時刻t₄で、端子ｂでのアクセス要求信号が終了
する。その結果、ゲート回路2,5の出力は“L"レベルに
され、ゲート回路4,6の閉鎖状態は解除される。する
と、既にゲート回路３の出力が“H"レベルとされている
ために、今度はゲート回路６の出力レベルが“L"レベル
から“H"レベルになる。従って、ゲート回路4,5が閉鎖
状態にされる。この時端子ｆが“H"レベルとなり、第３
のポートのアクセス要求に基づき転送パルスが発生され
ることになる。また、AND回路12の出力は“H"レベルか
ら“L"レベルに変化する。その結果、OR回路13,14の各
出力レベルは“H"レベルから“L"レベルに変化し、OR回
路16の出力レベルも“L"レベルに変化する。OR回路13,1
4の各出力レベルが“L"レベルになることは、ゲート回
路1,2の閉鎖状態がそれぞれ解除になることを意味し、
端子a,b共に次のアクセス要求信号の入力が可能な状態
となる。

時刻t₅では、端子ｃが“L"レベルになり、ゲート回路
3,6の出力レベルも“L"レベルに変化する。次のアクセ
ス要求信号が入力していないため、次のアクセス要求信
号待ちの状態にされる。

このような、本実施例の調停回路では、第１番目に入
力したアクセス要求信号のみならず、第２番目に入力し
たアクセス要求信号と第３番目に入力したアクセス要求
信号との間にも確実に優先順位がつけられることにな
り、確実なポートはメモリコアとの転送が可能となる。

第２の実施例第２の実施例の調停回路は、４列３列のゲート構成を
有する例であり、例えば４つのポート間のアクセス要求
の調停が可能である。第１の実施例の調停回路を４行３
列のゲート構成に変形したものとなっている。

第８図を参照しながら、その構造について説明する
と、ゲート回路21〜32が４行３列のマトリクス状に配さ
れている。第１行はゲート回路21,25,29であり、第２行
はゲート回路22,26,30であり、第３行はゲート回路23,2
7,31であり、第４行はゲート回路24,28,32である。ゲー
ト閉鎖回路は、OR回路33〜40や第３列のゲート回路29〜
32への反転入力させる回路構成および各ゲート回路21〜
32の他行同列への配線にて構成される。ゲート解除回路
は、AND回路41〜48を中心に構成される。また、ゲート
保持回路は、AND回路49〜56を中心に構成される。特にA
ND回路49〜52はそれぞれ２つの反転入力端子を有し、第
１列のみならず第２列にアクセス要求信号が存在する時
でも信号の保持がなされる。なお、接続関係は第１の実
施例のものと同様であり、４列３行となった点でゲート
解除回路の配線数が増加している。

このような構成からなる本実施例の調停回路では、４
行の並列したパルス入力に対しての調停が可能であり、
第２番目〜第４番目のアクセス要求に対して優先順位を
与えることができる。

なお、上述の第１〜第２の実施例においては、３行２
列,4行３列のゲート構成について説明したが、Ｎ行Ｎ−
１列（Ｎは３以上の自然数）のものに拡張できる。ま
た、メモリ装置のアクセス要求に限らず、リフレッシュ
要求等にも適用できる。さらに、大型コンピュータなど
で用いられているTSS（タイムシュアリングシステム）
への適用も可能である。この調停回路は主にチップ内部
に形成されるが、チップ外のシステムの一部としても良
い。

〔発明の効果〕

本発明の調停回路は、Ｎ行Ｎ−１列のゲート回路の構
成を有し、それらにゲート閉鎖回路，ゲート解除回路、
ゲート保持回路が設けられているために、３以上の信号
処理要求の競合を各信号間で優先順位をつけて処理でき
る。このため、確実な競合の調停が行われることにな
る。

【図面の簡単な説明】

第１図は本発明の調停回路におけるゲート回路の配列を
示す模式図、第２図は本発明の調停回路におけるゲート
閉鎖回路の機能を説明するための模式図、第３図は本発
明の調停回路におけるゲート解除回路の機能を説明する
ための模式図、第４図は本発明の調停回路におけるゲー
ト保持回路の機能を説明するための模式図である。また、第５図は本発明の調停回路の一例を示す回路図、
第６図はその動作を説明するためのタイミングチャー
ト、第７図は本発明の調停回路の一例を用いたシステム
の例を示すブロック図、第８図は本発明の調停回路の他
の一例を示す回路図、第９図及び第10図は一般的な調停
回路を説明するためのそれぞれブロック図である。１〜6,21〜32……ゲート回路 10〜12,16〜18,41〜56……AND回路 13〜15,33〜40……OR回路 71……調停回路

Claims

(57)【特許請求の範囲】

【請求項１】それぞれＮ個（Ｎは３以上の自然数）の入
出力端子の間に各Ｎ−１個ずつ直列に接続され、Ｎ行Ｎ
−１列のマトリクス状に配列されたゲート回路と、任意のゲート回路を信号が通過した際にゲート保持回路
に信号が保持されるゲート回路を除いた他行同列のゲー
ト回路をその信号入力終了時まで閉鎖させるゲート閉鎖
回路と、任意のゲート回路を信号が通過した際に他行直前列のゲ
ート回路の閉鎖を解除させるゲート解除回路と、任意のゲート回路を信号が通過した際に同行前列のゲー
ト回路の信号をその信号入力終了時まで保持するゲート
保持回路とからなる調停回路。