JP3198556B2 - 調停回路 - Google Patents
調停回路Info
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- JP3198556B2 JP3198556B2 JP27004091A JP27004091A JP3198556B2 JP 3198556 B2 JP3198556 B2 JP 3198556B2 JP 27004091 A JP27004091 A JP 27004091A JP 27004091 A JP27004091 A JP 27004091A JP 3198556 B2 JP3198556 B2 JP 3198556B2
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Description
【０００１】
【産業上の利用分野】本発明は複数のポートのアクセス
要求やリフレッシュ要求等の各種の要求信号が競合した
場合に、これらの要求信号を順序づける調停回路に係わ
り、特に、一定の処理時間が経過したらアクセスする順
番を次々と繰り上げるものに用いて好適なものである。
要求やリフレッシュ要求等の各種の要求信号が競合した
場合に、これらの要求信号を順序づける調停回路に係わ
り、特に、一定の処理時間が経過したらアクセスする順
番を次々と繰り上げるものに用いて好適なものである。
【０００２】
【従来の技術】複数のポートから導出される各種要求信
号が競合した場合に、これらの要求信号を順序づける調
停回路が知られている。このような作用を有する調停回
路は、例えば次のように構成されている。すなわち、Ｎ
行のＮ−１個直列に接続されたゲート回路を有し、Ｎ−
１個直列のゲート回路全部を次々に通過して行って初め
て入力信号が出力される。そして、上記入力信号が各ゲ
ート回路を通過して行く時には、ゲート閉鎖回路によっ
て他行同列のゲート回路が閉鎖され、同時に、ゲート解
除回路により他行直前列のゲート回路の閉鎖が解除され
る。
号が競合した場合に、これらの要求信号を順序づける調
停回路が知られている。このような作用を有する調停回
路は、例えば次のように構成されている。すなわち、Ｎ
行のＮ−１個直列に接続されたゲート回路を有し、Ｎ−
１個直列のゲート回路全部を次々に通過して行って初め
て入力信号が出力される。そして、上記入力信号が各ゲ
ート回路を通過して行く時には、ゲート閉鎖回路によっ
て他行同列のゲート回路が閉鎖され、同時に、ゲート解
除回路により他行直前列のゲート回路の閉鎖が解除され
る。
【０００３】したがって、任意の第ｉ行第ｊ列のゲート
回路を信号が通過した時では、第ｉ行以外の行であって
第ｊ列のゲート回路は閉鎖されるとともに、第ｉ行の行
であって第ｊ−１列のゲート回路は解除される。ここ
で、その第ｉ行第ｊ列のゲート回路を通過した信号は、
次の第ｉ行第ｊ＋１列のゲート回路に向かう。この第ｉ
行第ｊ＋１列のゲート回路が、既に先行した入力信号に
よって閉鎖されていれば、その入力信号は第ｉ行以外の
行であって第ｊ列を閉鎖させた状態で停止し、そこから
先のゲート回路には進まない。そして、その先行した入
力信号が終了した時に初めて、第ｉ行第ｊ＋１列の閉鎖
が解除され、処理要求の信号が先の第ｊ＋１列へ進む。
回路を信号が通過した時では、第ｉ行以外の行であって
第ｊ列のゲート回路は閉鎖されるとともに、第ｉ行の行
であって第ｊ−１列のゲート回路は解除される。ここ
で、その第ｉ行第ｊ列のゲート回路を通過した信号は、
次の第ｉ行第ｊ＋１列のゲート回路に向かう。この第ｉ
行第ｊ＋１列のゲート回路が、既に先行した入力信号に
よって閉鎖されていれば、その入力信号は第ｉ行以外の
行であって第ｊ列を閉鎖させた状態で停止し、そこから
先のゲート回路には進まない。そして、その先行した入
力信号が終了した時に初めて、第ｉ行第ｊ＋１列の閉鎖
が解除され、処理要求の信号が先の第ｊ＋１列へ進む。
【０００４】上記ゲート保持回路は、先行して入力信号
をゲート回路の閉鎖から保護するための回路であり、先
行した行にかかる信号は、後からの信号入力によってゲ
ート回路が閉鎖されない。このように、入力端子がＮ行
に関する場合、優先順位の決定は、Ｎ−１のデータがあ
れば良い。したがって、上述のようにゲート回路をＮ行
Ｎ−１列のマトリックス状とすることで、そのＮ−１列
の各列が信号入力の順序に関する情報を有し、各行の信
号が第何列にあるかで、第２番目以降の優先順位が決定
されることになる。
をゲート回路の閉鎖から保護するための回路であり、先
行した行にかかる信号は、後からの信号入力によってゲ
ート回路が閉鎖されない。このように、入力端子がＮ行
に関する場合、優先順位の決定は、Ｎ−１のデータがあ
れば良い。したがって、上述のようにゲート回路をＮ行
Ｎ−１列のマトリックス状とすることで、そのＮ−１列
の各列が信号入力の順序に関する情報を有し、各行の信
号が第何列にあるかで、第２番目以降の優先順位が決定
されることになる。
【０００５】
【発明が解決しようとする課題】従来の調停回路は、上
述したようにして複数のポートから導出される各種要求
信号の調停を行っているので、あくまでも信号が入力さ
れた時刻の早いものから優先して出力させる機能しか有
していない。したがって、実際に使用されている回路で
は、その応用的な使われ方としてしばしば行われること
であるが、例えばメモリコアとのアクセスのように、或
る一定の時間がきたら処理を終えて次の要求を受け付け
るような動作を行うことができなかった。
述したようにして複数のポートから導出される各種要求
信号の調停を行っているので、あくまでも信号が入力さ
れた時刻の早いものから優先して出力させる機能しか有
していない。したがって、実際に使用されている回路で
は、その応用的な使われ方としてしばしば行われること
であるが、例えばメモリコアとのアクセスのように、或
る一定の時間がきたら処理を終えて次の要求を受け付け
るような動作を行うことができなかった。
【０００６】本発明は上述の問題点に鑑み、設定した任
意の長さの時間だけ信号が出力されたら、アクセスの順
番を次の信号に回すことが可能な調停回路を提供するこ
とを目的とする。
意の長さの時間だけ信号が出力されたら、アクセスの順
番を次の信号に回すことが可能な調停回路を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明の調停回路は、３
つ以上のポートのアクセス要求に対して優先順位を決定
する優先順位決定回路と、優先順位決定回路によって決
定された優先順位に基づき、いずれか１つのポートのア
クセス要求を一定期間保持する出力期間保持回路と、出
力期間保持回路で保持されたアクセス要求に基づく出力
信号によってアクティブとなり、出力期間保持回路がリ
セットされることでインアクティブとなる第１ゲート回
路と、３つ以上のポートの各々に対応して設けられ、第
１ゲート回路がアクティブになることで各ポートのアク
セス要求をマスクし、第１ゲート回路がインアクティブ
になることで各ポートのアクセス要求のマスクを解除す
る第２ゲート回路と、第１ゲート回路がアクティブにな
ることでカウント動作を開始し、所定期間カウントした
後に出力期間保持回路をリセットするカウント回路とを
備えている。
つ以上のポートのアクセス要求に対して優先順位を決定
する優先順位決定回路と、優先順位決定回路によって決
定された優先順位に基づき、いずれか１つのポートのア
クセス要求を一定期間保持する出力期間保持回路と、出
力期間保持回路で保持されたアクセス要求に基づく出力
信号によってアクティブとなり、出力期間保持回路がリ
セットされることでインアクティブとなる第１ゲート回
路と、３つ以上のポートの各々に対応して設けられ、第
１ゲート回路がアクティブになることで各ポートのアク
セス要求をマスクし、第１ゲート回路がインアクティブ
になることで各ポートのアクセス要求のマスクを解除す
る第２ゲート回路と、第１ゲート回路がアクティブにな
ることでカウント動作を開始し、所定期間カウントした
後に出力期間保持回路をリセットするカウント回路とを
備えている。
【０００８】
【作用】このような本発明では、３つ以上のポートのア
クセス要求に対して優先順次決定回路で優先順位を決定
し、その優先順位に基づきいずれか１つのポートのアク
セス要求のみを出力することになる。また、この出力さ
れたいずれか１つのポートのアクセス要求を出力期間保
持回路が保持し、一定期間そのアクセス要求を出力す
る。これにより、第１ゲート回路がアクティブとなり、
第２ゲート回路によってこれ以降のアクセス要求をマス
クする。さらに、カウント回路のカウント動作が開始さ
れる。このカウント動作により、いずれか１つのポート
のアクセス要求が出力された後、一定期間経過後に出力
期間保持回路がリセットされ、第１ゲート回路がインア
クティブとなって第２ゲート回路のマスクが解除され
る。すなわち、カウンタ回路のカウントが終了すること
で、次の優先順位が付されたいずれかのアクセス要求を
必ず受け付けることができるようになる。
クセス要求に対して優先順次決定回路で優先順位を決定
し、その優先順位に基づきいずれか１つのポートのアク
セス要求のみを出力することになる。また、この出力さ
れたいずれか１つのポートのアクセス要求を出力期間保
持回路が保持し、一定期間そのアクセス要求を出力す
る。これにより、第１ゲート回路がアクティブとなり、
第２ゲート回路によってこれ以降のアクセス要求をマス
クする。さらに、カウント回路のカウント動作が開始さ
れる。このカウント動作により、いずれか１つのポート
のアクセス要求が出力された後、一定期間経過後に出力
期間保持回路がリセットされ、第１ゲート回路がインア
クティブとなって第２ゲート回路のマスクが解除され
る。すなわち、カウンタ回路のカウントが終了すること
で、次の優先順位が付されたいずれかのアクセス要求を
必ず受け付けることができるようになる。
【０００９】
【実施例】図１は、本発明の一実施例を示す調停回路の
構成図である。本実施例の調停回路は、３つのポートと
１つのメモリコアとのアクセスにおいて、ランダムにや
ってくるメモリコア（図示せず）とのアクセス要求ＴＲ
Ｑ０〜２を調停し、実際のアクセス命令ＰＳＬ０〜２と
して順番に出力する回路である。すなわち、メモリコア
とのアクセスは一度に１つのポートしか行えないので、
アクセス要求ＴＲＱが複数重なったときに、この調停回
路でもってアクセスする順番を調停するわけであり、次
のように構成されている。
構成図である。本実施例の調停回路は、３つのポートと
１つのメモリコアとのアクセスにおいて、ランダムにや
ってくるメモリコア（図示せず）とのアクセス要求ＴＲ
Ｑ０〜２を調停し、実際のアクセス命令ＰＳＬ０〜２と
して順番に出力する回路である。すなわち、メモリコア
とのアクセスは一度に１つのポートしか行えないので、
アクセス要求ＴＲＱが複数重なったときに、この調停回
路でもってアクセスする順番を調停するわけであり、次
のように構成されている。
【００１０】すなわち、端子Ｔａ，Ｔｂ，Ｔｃからそれ
ぞれ入力されたアクセス要求ＴＲＱ０〜２は、ＪＫフリ
ップフロップＣ1 〜Ｃ3 をセットし、内部アクセス要求
ＪＤＧ０〜２をアクティブにする。そして、これらの内
部アクセス要求ＪＤＧ０〜２が、優先順位決定回路１に
入力される。なお、これらの端子Ｔａ，Ｔｂ，Ｔｃは、
端子Ｔａがポート０に連なり、端子Ｔｂがポート２に連
なり、端子Ｔｃがポート１にそれぞれ接続されている。
ぞれ入力されたアクセス要求ＴＲＱ０〜２は、ＪＫフリ
ップフロップＣ1 〜Ｃ3 をセットし、内部アクセス要求
ＪＤＧ０〜２をアクティブにする。そして、これらの内
部アクセス要求ＪＤＧ０〜２が、優先順位決定回路１に
入力される。なお、これらの端子Ｔａ，Ｔｂ，Ｔｃは、
端子Ｔａがポート０に連なり、端子Ｔｂがポート２に連
なり、端子Ｔｃがポート１にそれぞれ接続されている。
【００１１】優先順位決定回路１は、入力されたアクセ
ス要求ＴＲＱ０〜２を入力時刻の早いものから順番に並
べる機能を有している回路であり、その内部は各信号系
列ごとに３つのブロックに分割されることにより、合計
９個のブロックに区画されている。すなわち、端子Ｔａ
と端子Ｔｄとの間にはゲート回路２，５が設けられ、端
子Ｔｂと端子Ｔｅとの間にはゲート回路３，６が設けら
れ、端子Ｔｃと端子Ｔｆとの間にはゲート回路４，７が
設けられている。
ス要求ＴＲＱ０〜２を入力時刻の早いものから順番に並
べる機能を有している回路であり、その内部は各信号系
列ごとに３つのブロックに分割されることにより、合計
９個のブロックに区画されている。すなわち、端子Ｔａ
と端子Ｔｄとの間にはゲート回路２，５が設けられ、端
子Ｔｂと端子Ｔｅとの間にはゲート回路３，６が設けら
れ、端子Ｔｃと端子Ｔｆとの間にはゲート回路４，７が
設けられている。
【００１２】これらのゲート回路の内、ナンド回路によ
り構成されるゲート回路２，３，４は第１列のゲート回
路を構成し、ノア回路により構成されるゲート回路５，
６，７は第２列のゲート回路を構成する。そして、この
ように３行２列のマトリックス状に配列されたゲート回
路に対して、ゲート閉鎖回路とゲート解除回路が設けら
れている。ゲート閉鎖回路は、各ゲート回路の出力をフ
ィードバックして他の行で同じ列のゲート回路を閉鎖す
るために設けられているものであり、次のように構成さ
れている。
り構成されるゲート回路２，３，４は第１列のゲート回
路を構成し、ノア回路により構成されるゲート回路５，
６，７は第２列のゲート回路を構成する。そして、この
ように３行２列のマトリックス状に配列されたゲート回
路に対して、ゲート閉鎖回路とゲート解除回路が設けら
れている。ゲート閉鎖回路は、各ゲート回路の出力をフ
ィードバックして他の行で同じ列のゲート回路を閉鎖す
るために設けられているものであり、次のように構成さ
れている。
【００１３】すなわち、ゲート回路２，３，４について
は、ノア回路１０，１１，１２がゲート閉鎖回路として
機能する。これらのノア回路１０，１１，１２の２入力
は、後述するようにゲート解除回路として機能するノア
回路１３，１４，１５を介して与えられるが、他の行で
同列の出力が入力するようになされている。この場合、
ノア回路１０にはゲート回路３，４の出力が入力され
る。また、ノア回路１１にはゲート回路２，４の出力が
入力され、ノア回路１２にはゲート回路２，３の出力が
入力されるようになされている。本実施例の優先順位決
定回路１は、このように構成されることにより任意のゲ
ート回路の出力が行われているときには、その列の他の
行のゲート回路を閉鎖させるように動作する。
は、ノア回路１０，１１，１２がゲート閉鎖回路として
機能する。これらのノア回路１０，１１，１２の２入力
は、後述するようにゲート解除回路として機能するノア
回路１３，１４，１５を介して与えられるが、他の行で
同列の出力が入力するようになされている。この場合、
ノア回路１０にはゲート回路３，４の出力が入力され
る。また、ノア回路１１にはゲート回路２，４の出力が
入力され、ノア回路１２にはゲート回路２，３の出力が
入力されるようになされている。本実施例の優先順位決
定回路１は、このように構成されることにより任意のゲ
ート回路の出力が行われているときには、その列の他の
行のゲート回路を閉鎖させるように動作する。
【００１４】次に、ゲート解除回路は任意のゲート回路
を信号が通過した際に、他行直前列の閉鎖を解除させる
回路であり、上記したようにノア回路１０〜１２がその
機能を有している。また、任意のゲート回路を信号が通
過した際に、同行前列のゲート回路の信号をその信号入
力終了時まで保持するために、ゲート保持回路が設けら
れている。具体的には、オア回路１６〜１８を用いて、
信号入力時にゲート閉鎖回路１０〜１２からの信号を遮
断するようにしている。
を信号が通過した際に、他行直前列の閉鎖を解除させる
回路であり、上記したようにノア回路１０〜１２がその
機能を有している。また、任意のゲート回路を信号が通
過した際に、同行前列のゲート回路の信号をその信号入
力終了時まで保持するために、ゲート保持回路が設けら
れている。具体的には、オア回路１６〜１８を用いて、
信号入力時にゲート閉鎖回路１０〜１２からの信号を遮
断するようにしている。
【００１５】このように構成された本実施例の調停回路
において、例えば、図２の動作を説明するためのタイム
チャートに示すように、アクセス要求ＴＲＱがＴＲＱ
１、ＴＲＱ２、ＴＲＱ０の順番に入力されたとすると、
アクセス要求ＴＲＱ１だけがアクティブとなり、優先順
位決定回路１の中ではＴＲＱ２、ＴＲＱ０の順で、順番
待ちが行われるようになる。
において、例えば、図２の動作を説明するためのタイム
チャートに示すように、アクセス要求ＴＲＱがＴＲＱ
１、ＴＲＱ２、ＴＲＱ０の順番に入力されたとすると、
アクセス要求ＴＲＱ１だけがアクティブとなり、優先順
位決定回路１の中ではＴＲＱ２、ＴＲＱ０の順で、順番
待ちが行われるようになる。
【００１６】一方、各端子Ｔｄ，Ｔｅ，Ｔｆから次段の
回路に向けて出力されるトランスファ信号ＴＦＲ１，Ｔ
ＦＲ２，ＴＦＲ３は、アンド回路によって構成されるゲ
ート回路２０，２１，２２に与えられる。この場合は、
アクセス要求ＴＲＱ１だけがアクティブとなっているの
で、端子Ｔｆから入力されるトランスファ信号ＴＦＲ１
のみがアクティブとなり、このトランスファ信号ＴＦＲ
１がアンド回路２２を通過してＪＫフリップフロップＣ
6 をセットする。なお、このＪＫフリップフロップＣ6
はＪＫフリップフロップＣ4 ，Ｃ5 等と同様に、出力す
る期間を保持する回路３０を構成している。
回路に向けて出力されるトランスファ信号ＴＦＲ１，Ｔ
ＦＲ２，ＴＦＲ３は、アンド回路によって構成されるゲ
ート回路２０，２１，２２に与えられる。この場合は、
アクセス要求ＴＲＱ１だけがアクティブとなっているの
で、端子Ｔｆから入力されるトランスファ信号ＴＦＲ１
のみがアクティブとなり、このトランスファ信号ＴＦＲ
１がアンド回路２２を通過してＪＫフリップフロップＣ
6 をセットする。なお、このＪＫフリップフロップＣ6
はＪＫフリップフロップＣ4 ，Ｃ5 等と同様に、出力す
る期間を保持する回路３０を構成している。
【００１７】これにより、ＪＫフリップフロップＣ6の
Ｑ端子から出力されるアクセス命令信号ＰＳＬ１がアク
ティブとなり、メモリコアとポート１との間でアクセス
が行われる。また、アンド回路２２を通過したアック信
号ＡＣＫ１がＪＫフリップフロップＣ3をリセットし、
内部アクセス要求ＪＤＧ１をインアクティブとする。そ
の結果、優先順位決定回路１は順番待ちをしていたトラ
ンスファ信号ＴＦＲ２を出力することになる。ただし、
アクセス命令ＰＳＬ１がアクティブになったときに、第
１ゲート回路であるゲートＣ7を通った信号が第２ゲー
ト回路であるゲート回路２０〜２を閉じてしまうため、
トランスファ信号ＴＦＲ２はアクセス命令ＰＳＬ１がイ
ンアクティブになるまで、ＪＫフリップフロップＣ5に
は届かない。
Ｑ端子から出力されるアクセス命令信号ＰＳＬ１がアク
ティブとなり、メモリコアとポート１との間でアクセス
が行われる。また、アンド回路２２を通過したアック信
号ＡＣＫ１がＪＫフリップフロップＣ3をリセットし、
内部アクセス要求ＪＤＧ１をインアクティブとする。そ
の結果、優先順位決定回路１は順番待ちをしていたトラ
ンスファ信号ＴＦＲ２を出力することになる。ただし、
アクセス命令ＰＳＬ１がアクティブになったときに、第
１ゲート回路であるゲートＣ7を通った信号が第２ゲー
ト回路であるゲート回路２０〜２を閉じてしまうため、
トランスファ信号ＴＦＲ２はアクセス命令ＰＳＬ１がイ
ンアクティブになるまで、ＪＫフリップフロップＣ5に
は届かない。
【００１８】ゲート回路２０〜２２を閉じているラス信
号ＲＡＳＸは、カウント回路２３のスタート信号となっ
ており、このカウント回路２３で決められた所定の時間
が経過するとＪＫフリップフロップＣ4 〜Ｃ6 がリセッ
トされる。したがって、アクセス命令ＰＳＬ１は決めら
れた時間だけアクティブになった後、ゲート回路２０〜
２２のマスクを解除する。
号ＲＡＳＸは、カウント回路２３のスタート信号となっ
ており、このカウント回路２３で決められた所定の時間
が経過するとＪＫフリップフロップＣ4 〜Ｃ6 がリセッ
トされる。したがって、アクセス命令ＰＳＬ１は決めら
れた時間だけアクティブになった後、ゲート回路２０〜
２２のマスクを解除する。
【００１９】ゲート回路２０〜２２のマスクが解除され
ると、この手前で止められていたトランスファ信号ＴＦ
Ｒ２が通過し、今度はアクセス命令ＰＳＬ２がアクティ
ブとなり、メモリコアとポート２との間でアクセスが行
われる。ところで、電源電圧が一時的に低下したりする
こと等により、ラス信号ＲＡＳＸがアクティブになった
ままとなるデッドロック状態が考えられる。しかし、本
実施例においては電源電圧が正常に戻るとカウント回路
２３の動作がスタートしてアクセス命令ＰＳＬ０〜２が
インアクティブになるので、ラス信号ＲＡＳＸがインア
クティブになるまでは一定時間ごとにＪＫフリップフロ
ップＣ4 〜Ｃ6 にリセット信号ＳR が入力されることに
なる。このため、一時的にデッドロック状態になっても
いづれは脱出することができる。
ると、この手前で止められていたトランスファ信号ＴＦ
Ｒ２が通過し、今度はアクセス命令ＰＳＬ２がアクティ
ブとなり、メモリコアとポート２との間でアクセスが行
われる。ところで、電源電圧が一時的に低下したりする
こと等により、ラス信号ＲＡＳＸがアクティブになった
ままとなるデッドロック状態が考えられる。しかし、本
実施例においては電源電圧が正常に戻るとカウント回路
２３の動作がスタートしてアクセス命令ＰＳＬ０〜２が
インアクティブになるので、ラス信号ＲＡＳＸがインア
クティブになるまでは一定時間ごとにＪＫフリップフロ
ップＣ4 〜Ｃ6 にリセット信号ＳR が入力されることに
なる。このため、一時的にデッドロック状態になっても
いづれは脱出することができる。
【００２０】なお、或る信号が出力されてから一定時間
が経過したらリセット信号ＳR を出力するようなカウン
ト回路２３は、種々の構成のものを用いらることができ
るが、本実施例においては、セレクタ２４，２５、フリ
ップフロップ２６，２７、アンド回路２８等により４ビ
ットのカウント回路２３を構成した例を示している。こ
のように構成されたカウント回路２３においては、
“Ｈ”レベルの信号が入力されているときには、各セレ
クタ２４，２５における切換え端子は端子Ｂ側に切り換
わっており、そのカウント値は止まっている。
が経過したらリセット信号ＳR を出力するようなカウン
ト回路２３は、種々の構成のものを用いらることができ
るが、本実施例においては、セレクタ２４，２５、フリ
ップフロップ２６，２７、アンド回路２８等により４ビ
ットのカウント回路２３を構成した例を示している。こ
のように構成されたカウント回路２３においては、
“Ｈ”レベルの信号が入力されているときには、各セレ
クタ２４，２５における切換え端子は端子Ｂ側に切り換
わっており、そのカウント値は止まっている。
【００２１】そして、“Ｌ”レベルの信号が入力される
とカウント動作が開始され、４ビットカウントされるご
とにリセット信号ＳR が出力されるようになる。これに
より、上記したようにデッドロック状態から確実に脱出
することが可能になる。また、この例ではフリップフロ
ップ２６，２７にクリア端子ＣＬを設け、カウント開始
時にはカウントを常に０に戻すようにしている。
とカウント動作が開始され、４ビットカウントされるご
とにリセット信号ＳR が出力されるようになる。これに
より、上記したようにデッドロック状態から確実に脱出
することが可能になる。また、この例ではフリップフロ
ップ２６，２７にクリア端子ＣＬを設け、カウント開始
時にはカウントを常に０に戻すようにしている。
【００２２】
【発明の効果】本発明は上述したように、入力クロック
信号をカウントするカウント回路を設け、或る信号が出
力されたときにクロック信号のカウント動作を開始し、
上記カウント回路が上記クロック信号を所定数だけカウ
ントしたときに、各種要求信号の出力期間を保持する回
路にリセット信号を出力するようにしたので、予め設定
した任意の時間だけ信号が出力された後は、出力する順
番を次の信号に回すことができる。また、カウント回路
を用いてリセットするようにしているので、デッドロッ
ク状態になるのを確実に防止することができる。
信号をカウントするカウント回路を設け、或る信号が出
力されたときにクロック信号のカウント動作を開始し、
上記カウント回路が上記クロック信号を所定数だけカウ
ントしたときに、各種要求信号の出力期間を保持する回
路にリセット信号を出力するようにしたので、予め設定
した任意の時間だけ信号が出力された後は、出力する順
番を次の信号に回すことができる。また、カウント回路
を用いてリセットするようにしているので、デッドロッ
ク状態になるのを確実に防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す調停回路のブロック図
である。
である。
【図２】図１の回路の動作を説明するためのタイムチャ
ートである。
ートである。
１ 優先順位決定回路 ２〜４ 第１のゲート回路 ５〜６ 第２のゲート回路 ２３ カウント回路 ２４，２５ セレクタ ２６，２７ フリップフロップ ２８ アンド回路 ３０ 出力期間保持回路 Ｃ1 〜Ｃ6 ＪＫフリップフロップ ＴＲＱ０〜２ アクセス要求 ＪＤＧ０〜２ 内部アクセス要求 ＴＦＲ０〜２ トランスファ信号 ＰＳＬ０〜２ アクセス命令 ＳR リセット信号
Claims (1)
- 【請求項１】 ３つ以上のポートのアクセス要求に対し
て優先順位を決定する優先順位決定回路と、 前記優先順位決定回路によって決定された優先順位に基
づき、いずれか１つのポートのアクセス要求を一定期間
保持する出力期間保持回路と、 前記出力期間保持回路で保持されたアクセス要求に基づ
く出力信号によってアクティブとなり、前記出力期間保
持回路がリセットされることでインアクティブとなる第
１ゲート回路と、 前記３つ以上のポートの各々に対応して設けられ、前記
第１ゲート回路がアクティブになることで各ポートのア
クセス要求をマスクし、前記第１ゲート回路がインアク
ティブになることで各ポートのアクセス要求のマスクを
解除する第２ゲート回路と、 前記第１ゲート回路がアクティブになることでカウント
動作を開始し、所定期間カウントした後に前記出力期間
保持回路をリセットするカウント回路とを備えているこ
とを特徴とする調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27004091A JP3198556B2 (ja) | 1991-09-20 | 1991-09-20 | 調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27004091A JP3198556B2 (ja) | 1991-09-20 | 1991-09-20 | 調停回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0581177A JPH0581177A (ja) | 1993-04-02 |
| JP3198556B2 true JP3198556B2 (ja) | 2001-08-13 |
Family
ID=17480697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27004091A Expired - Fee Related JP3198556B2 (ja) | 1991-09-20 | 1991-09-20 | 調停回路 |
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1991
- 1991-09-20 JP JP27004091A patent/JP3198556B2/ja not_active Expired - Fee Related
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| JPH0581177A (ja) | 1993-04-02 |
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