JP3354177B2 - データ伝送装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ伝送装置に関
し、特に、伝送路中にバッファ機能を持つメモリを有す
るデータ伝送装置の改良に関する。

【０００２】

【従来の技術】電子計算機などを用いたデータ処理装置
においては、円滑なデータ処理を行なうためにデータ伝
送路中にバッファ機能を有したメモリを配置する。デー
タ処理が開始されると処理すべきデータがこの伝送路に
投入されて、伝送路を経由し電子計算機のＣＰＵ（中央
処理装置）などによりデータ処理された後、次段の伝送
路に送出される。このデータ処理においてデータのコピ
ー処理などが行なわれた場合、データ数はデータ投入時
よりも増えることになり、ひいては伝送路の伝送容量を
超えてしまい、正常動作が保証されなくなる恐れがあ
る。これを防止するために、データ処理中には、伝送路
を経由するデータはすべて上述のメモリに書込まれた後
にすぐに読出されるようにしながら伝送されて、万一、
伝送路からのデータ溢れが発生したときは、上述のメモ
リにデータをバッファリングしてデータ伝送とデータ処
理の正常動作が保持されるようにする。このように、伝
送路において可変するデータ量にも柔軟に対応できるよ
うになっている装置がある。

【０００３】

【発明が解決しようとする課題】データ処理装置におい
て、処理されるべきデータが、データ処理中に必ずしも
伝送路から溢れるとは限らない。処理後の出力データが
入力データの何倍にも増えるというような処理は特殊で
あり、通常は行なわれないような処理だからである。こ
のような特殊な処理に伴うデータ溢れに備えて、上述し
たように、溢れるデータに限らず伝送路を経由するすべ
てのデータに関し、常にメモリに対してアクセス（リー
ド／ライト）動作を行なうようにしていては、伝送路か
らデータ溢れが発生してないにもかかわらずこのデータ
に関してこのメモリに対するアクセス動作が行なわれる
時間は、無駄な時間となる。この無駄な時間は伝送され
るデータ量に比例して増大するので、データ伝送および
データ伝送を伴うデータ処理の高速化を妨げるという問
題があった。

【０００４】それ故にこの発明の目的は、伝送路中にバ
ッファ機能を持つメモリを含むデータ伝送装置におい
て、データ伝送速度を向上させることのできるデータ伝
送装置を提供することである。

【０００５】

【課題を解決するための手段】この発明に係るデータ伝
送装置は、入力側の伝送路から転送されるデータを入力
し、出力側の伝送路から与えられるデータの転送を許可
する信号の入力に応答して、この入力データを出力側伝
送路に転送する装置であり、メモリと、メモリアクセス
側伝送路と、メモリアクセス調停部と、メモリバイパス
側伝送路と、出力側データ転送調停部とを備える。

【０００６】メモリは、入力側伝送路と出力側伝送路と
のデータ伝送における速度の差を緩衝（バッファリン
グ）するために設けられる。

【０００７】データ伝送期間において、転送許可信号が
与えられないとき、言い換えれば出力側伝送路へのデー
タの転送が禁止されているとき、メモリアクセス側伝送
路は、入力側伝送路から与えられるデータを入力してメ
モリに書込み、このデータ書込後に転送許可信号が与え
られたこと、すなわち出力側伝送路へのデータ転送の禁
止が解除され出力側伝送路へのデータ転送が許可された
ことに応じて、メモリに書込まれたデータを読出して出
力側伝送路に転送する。この場合、メモリアクセス調停
部により、メモリアクセス側伝送路におけるメモリのデ
ータ書込の要求と読出の要求とが調停される。メモリバ
イパス側伝送路は、出力側伝送路から転送許可信号が与
えられ、かつメモリに読出すべき前述の入力データがな
いとき、入力側伝送路から与えられるデータを入力して
メモリアクセス側伝送路をバイパスし出力側伝送路に転
送する。この場合、出力側データ転送調停部により、メ
モリアクセス側伝送路とメモリバイパス側伝送路の出力
側伝送路へのデータの転送の要求が調停される。

【０００８】

【作用】この発明に係るデータ伝送装置は上述のように
構成されて、出力側伝送路から転送許可信号が与えられ
る限り、入力側伝送路からの入力データはメモリバイパ
ス側経路を経由し出力側伝送路に転送されるので、入力
データを一律にメモリにバッファリングさせながら転送
するメモリアクセス側伝送路を経由させるのに比較し、
メモリのバッファリング動作が回避された分だけデータ
の伝送速度が向上する。そして、メモリアクセス調停部
を設けたことにより、メモリに関して伝送データの書込
要求と読出要求とを競合しないように調停されて、メモ
リに関してリードとライトの要求が同時に生じたとして
も誤動作することが回避される。また、出力側データ転
送調停部が設けられたことにより、メモリとメモリアク
セス側伝送路からなる伝送路とメモリバイパス側伝送路
との間で伝送されてきたデータが出力側伝送路へ転送さ
れる際にデータの転送要求がこの２つの伝送路間で競合
しないように調停されて、データ転送要求がこの２つの
伝送路間で同時に生じたとしても誤動作することが回避
される。

【０００９】

【実施例】以下、この発明の実施例について図面を参照
し詳細に説明する。

【００１０】図１は、この発明の一実施例によるデータ
伝送装置のブロック構成図である。図１のデータ伝送装
置は、データ伝送中に伝送容量を超えたデータを、一時
的にバッファリングするためのメモリ２００を含む。該
装置は入力データのメモリ２００に関するライト側伝送
路ならびにリード側伝送路、入力データのメモリ２００
に関するリード／ライト動作をバイパスするためのバイ
パス伝送路、メモリのリード／ライト制御部および入力
データの分岐制御部（メモリをアクセスする／メモリを
バイパスする）、ならびにバイパス伝送路とメモリアク
セス側伝送路に関する合流調停部をさらに含む。

【００１１】メモリのライト側伝送路は、転送制御回路
１１および２１、データ保持回路１２および２２、書込
制御信号生成回路１０４を含む。メモリのリード側伝送
路は読出クロック発生回路１０１、転送制御回路３１お
よび４１、データ保持回路４２、読出制御信号生成回路
１０５、ならびにＡＮＤゲート９６および９７を含む。

【００１２】バイパス伝送路は転送制御回路５１および
データ保持回路５２ならびに７２を含む。メモリのリー
ド／ライト制御部および入力データの分岐制御部（メモ
リ／メモリバイパス）は、インバータとＮＡＮＤゲート
からなるゲート９１、９４および９５、ＯＲゲート９
３、Ｄタイプフリップフロップ９２、調停回路１０２お
よびアップダウンカウンタ１０３を含む。バイパス伝送
路とメモリアクセス側伝送路の合流調停部はセレクタ１
０８、調停回路１０７、Ｄタイプフリップフロップ９
９、ＡＮＤゲート９８、転送制御回路６１およびデータ
保持回路６２を含む。

【００１３】転送制御回路１１およびデータ保持回路１
２、転送制御回路２１およびデータ保持回路２２、転送
制御回路４１およびデータ保持回路４２ならびに転送制
御回路５１およびデータ保持回路５２のそれぞれの組合
せは、図２に示されるようなデータ伝送路を構成する。

【００１４】図２のデータ伝送路は、転送制御回路１１
およびデータ保持回路１２の組合せからなる伝送路を示
しているが、上述した他の組合せによるものもほぼ同様
であるので、それらの図示と説明は省略する。図２にお
いてデータ伝送路は、自己同期型の転送制御回路１１お
よびＤタイプフリップフロップからなるデータ保持回路
１２を含む。転送制御回路１１は、前段部（図示せず）
からパルス状の転送要求信号ＣＩ１を受ける入力端子Ｃ
Ｉ、前段部に転送の許可または転送の禁止を示す転送許
可信号ＲＯ１を出力する出力端子ＲＯ、後段部（図示せ
ず）にパルス状の転送要求信号ＣＯ１を出力する出力端
子ＣＯ、および後段部から転送の許可または転送の禁止
を示す転送許可信号ＲＩ１を受ける入力端子ＲＩを有す
る。

【００１５】転送制御回路１１は、前段部から転送要求
信号ＣＩ１を受けると、後段部からの転送許可信号ＲＩ
１が許可状態（“Ｈ”レベル）であるならば、後段部に
転送要求信号ＣＯ１を出力するとともにデータ保持回路
１２にパルスを出力する。データ保持回路１２は、転送
制御回路１１から与えられるパルスに応答して、前段部
から与えられるデータを入力端子ＤＩを介して保持し、
その保持したデータを出力端子ＤＯを介して後段部に出
力データとして与える。

【００１６】図３は、この発明の一実施例による転送制
御回路の構成の第１の例を示す図である。

【００１７】図４は、図３に示された転送制御回路の動
作を示すタイミングチャートである。

【００１８】図１に示す転送制御回路１１、４１および
５１のそれぞれは図３に示されるような回路構成を有す
る。

【００１９】図３の転送制御回路が動作時、まずマスタ
ーリセット信号／ＭＲ（“／”は、該信号がローアクテ
ィブ信号であることを示す）が与えられると、端子ＣＯ
および端子ＲＯから“Ｈ”レベルの信号が送出される。
このリセット後、前段部から端子ＣＩに“Ｌ”レベルの
転送要求信号が与えられると、応じて端子ＲＯから前段
部に対して転送許可信号が“Ｌ”レベルの禁止信号にし
て与えられる。その後、後段部から端子ＲＩに“Ｈ”レ
ベルの転送許可信号が与えられると、応じて端子ＣＯか
ら“Ｌ”レベルの転送許可信号が出力されるとともに前
段部に対して端子ＲＯから“Ｈ”レベルの転送許可信号
が送出される。

【００２０】このようにして、入力端子ＣＩに入力され
た前段部からの転送要求信号は、後段部から端子ＲＩに
与えられる転送許可信号の状態に基づいて自律的に出力
端子ＣＯに転送されて後段部に与えられる。

【００２１】図５には、図１に示された転送制御回路２
１および３１の回路構成が示されており、図５と図３を
参照してもわかるように、図５の回路は図３のそれに新
たに入力端子ＸＩが追加された構成となっている。動作
において、端子ＣＩに与えられた前段部からの転送要求
信号は、入力端子ＸＩおよびＲＩに、いずれも“Ｈ”レ
ベルの信号が入力されているときのみ、端子ＣＯへの転
送が許可される。他の動作は、前述した図３に示される
回路と同様であり、その説明は省略する。

【００２２】図１において調停回路１０２は転送制御回
路２１の端子ＲＯに接続される入力端子ＡＩ、転送制御
回路３１の端子ＲＯに接続される入力端子ＢＩ、転送制
御回路２１の端子ＸＩに接続される出力端子ＡＯ、なら
びに転送制御回路３１の端子ＸＩに接続される出力端子
ＢＯ有し、リード側伝送路とライト側伝送路からのメモ
リ２００へのアクセス動作の要求を入力し、これを調停
して、いずれか一方の伝送路のみを活性化するように動
作する。調停回路１０２の回路構成が図６に示され、そ
のタイミングチャートが図７に示される。調停回路１０
２の動作において、端子ＡＩおよびＢＩにおいてほぼ同
時に“Ｌ”レベルの転送要求が入力されたとき、必ず早
く到着した側のデータ転送を許可し、反対側のデータ転
送を禁止する。仮に、図７に示されるように端子ＡＩよ
りも端子ＢＩの方に早く転送要求信号が入力された場合
には、端子ＢＯから“Ｈ”レベルの信号が、端子ＡＯか
ら“Ｌ”レベルの信号が出力される。これにより、図１
を参照してもわかるように、転送制御回路３１がゲート
９６を介して転送許可信号入力状態にあれば、その端子
ＣＯから“Ｌ”レベルの転送要求信号が読出制御信号生
成回路１０５に出力され、回路１０５がアクティブ状態
となる。一方、転送制御回路２１の端子ＸＩには、
“Ｌ”レベルの信号が入力されるので、その端子ＣＯか
ら“Ｌ”レベルの転送要求信号が書込制御信号生成回路
１０４に出力されるのが禁止される。したがって、調停
回路１０２はメモリ２００に関してリード側伝送路が活
性化されるよう調停動作したことになる。仮に、入力端
子ＢＩよりも端子ＡＩの方に早く転送要求信号が入力し
た場合には、上述と逆の動作となり、ライト側伝送路が
活性化されるように動作する。また、仮に入力端子ＡＩ
とＢＩにまったく同時に“Ｌ”レベルの転送要求信号が
入力された場合には、前回の状態が保持されるので、仮
に前回の状態が入力端子ＡＩ側を選択している状態であ
れば、そのまま端子ＡＩ側が選択される。なお、マスタ
ーリセット信号／ＭＲ入力時は、図７に示されるように
端子ＡＩ側が選択されている。

【００２３】このように調停回路１０２はメモリ２００
に関するデータの書込要求と読出し要求が競合した場
合、その要求を調停し、いずれか一方を選択的に許可す
るように動作する。

【００２４】図１の調停回路１０７は、転送制御回路５
１の端子ＲＯに接続される入力端子ＡＩ、転送制御回路
４１の端子ＲＯに接続される入力端子ＢＩ、転送制御回
路６１の入力端子Ｘ１およびＸ２にそれぞれ接続される
出力端子ＡＯおよびＢＯを含む。調停回路１０７は、デ
ータ保持回路６２の入力端子ＤＩに入力したデータが、
転送制御回路６１からのパルス入力に応じてその出力端
子ＤＯから外部に出力された後、転送制御回路６１を介
して回路６２に保持されるべきデータを、バイパス側伝
送路（回路５１および５２側）とメモリ側伝送路（回路
４１および４２側）のどちらから取り込むかを決定する
よう動作する。この決定条件としては、転送制御回路４
１および５１の端子ＲＯから出される“Ｌ”レベルの転
送許可信号のうち、どちらが先に到着するかであり、先
に到着した方のデータがデータ保持回路６２に取り込ま
れるよう選択される。その回路構成が図８に示される。
図８に示されるように調停回路１０７の回路構成は図６
に示された回路１０２の端子ＡＯとＢＯとに関するイン
バータが削除された構成となっており、その他の構成は
調停回路１０２と同じである。

【００２５】転送制御回路６１は、入力端子Ｃ１，Ｃ
２，ＲＩ，Ｘ１およびＸ２，出力端子Ｒ１、Ｒ２および
ＣＯを有する。

【００２６】端子Ｃ１およびＣ２のそれぞれは、転送制
御回路５１および４１の出力端子ＣＯのそれぞれに接続
され、端子Ｒ１およびＲ２のそれぞれは、転送制御回路
５１および４１の入力端子ＲＩのそれぞれに接続され、
端子ＣＯは該データ伝送装置外部に転送要求信号Ｃを出
力し、端子ＲＩは該データ伝送装置外部から与えられる
転送許可信号ＡＫを入力する。

【００２７】転送制御回路６１の回路構成が図９に示さ
れる。マスターリセット信号／ＭＲ入力時、端子ＣＯか
らは“Ｈ”レベルの信号が、端子Ｒ１からは“Ｈ”レベ
ルの信号およびＲ２からは“Ｌ”レベルの信号がそれぞ
れ出力される。動作時、前段の調停回路１０７からの出
力信号を端子Ｘ１およびＸ２に受けて、応じて端子Ｒ１
およびＲ２を介して転送制御回路４１および５１のいず
れか一方に“Ｈ”レベルの転送許可信号を与えるととも
に、転送制御回路４１および５１からの転送要求信号を
端子Ｃ１およびＣ２に受ける。転送許可信号ＡＫが
“Ｈ”（許可）レベルであれば、受けた転送要求信号を
端子ＣＯを介して外部に出力するとともに、データ保持
回路６２にパルス入力として与える。

【００２８】このように、転送制御回路６１は調停回路
１０７の調停動作を受けて、データ保持回路４２または
５２に保持されたデータをデータ保持回路６２にまで転
送するよう動作する。

【００２９】図１のセレクタ１０８はデータ保持回路５
２および４２からの出力データのそれぞれを受ける入力
端子ＡおよびＢ、ならびにデータ保持回路６２の入力端
子ＤＩに接続される出力端子Ｏを有し、フリップフロッ
プ９９の端子Ｑの出力信号を入力し、その信号レベルに
応じて入力端子ＡおよびＢのいずれか一方を選択し、選
択された入力端子に受けたデータを出力端子Ｏを介して
送出する。フリップフロップ９９は、転送制御回路４１
および５１からの“Ｌ”レベルの転送要求信号の入力に
従って、端子Ｑの出力信号レベルが決定される。フリッ
プフロップ９９の端子Ｑの出力信号が“Ｈ”であると
き、セレクタ１０８は入力端子Ａ側を選択し、逆に
“Ｌ”レベルであるとき入力端子Ｂ側を選択する。

【００３０】アップダウンカウンタ１０３は、ゲート９
５の出力側に接続される入力端子Ｉおよびゲート９６の
一方の入力側に接続される出力端子Ｏを有し、端子Ｉに
“Ｈ”レベルの信号が入力されると、応じてカウントア
ップし、“Ｌ”レベルの信号が入力されると、応じてカ
ウントダウンする。つまり、転送制御回路２１の端子Ｃ
Ｏから“Ｌ”レベルの転送要求信号が出力されると、書
込制御信号生成回路１０４を介してメモリ２００に対し
データ書込がされるので、カウンタ１０３はゲート９５
を介してカウントアップする。逆に、転送制御回路３１
の端子ＣＯから“Ｌ”レベルの転送要求信号が出力され
ると、読出制御信号生成回路１０５を介してメモリ２０
０に対しデータ読出がされるので、カウンタ１０３はゲ
ート９５を介してカウントダウンする。このカウント動
作により、そのカウント値が“１”以上であるとき、出
力信号レベルは“Ｈ”であり、“０”であるとき、また
はマスターリセット信号／ＭＲが入力されたとき、出力
信号レベルは“Ｌ”となる。カウンタ１０３の出力信号
はゲート９６を介して転送制御回路３１に対し転送要求
信号の出力を制御するので、カウンタ１０３の出力信号
レベルが“Ｌ”であるとき、メモリ２００に対するデー
タの読出動作は禁止され、逆に“Ｈ”であり、回路４１
の端子ＲＯ出力が“Ｈ”レベルであるとき許可される。

【００３１】次に、図１に示されるデータ伝送装置の動
作について説明する。まず、マスターリセット信号／Ｍ
Ｒが入力されて初期状態に設定されると、カウンタ１０
３の出力信号は“Ｌ”レベルとなるので、ＡＮＤゲート
９６および９７の出力信号が“Ｌ”レベルとなり、読出
クロック発生回路１０１からの読出クロックの出力が禁
止される。このとき、ＡＮＤゲート９８の出力は“Ｌ”
レベルとなり、フリップフロップ９９の出力は“Ｈ”レ
ベルとなるので、セレクタ１０８は端子Ａ側を選択す
る。ゲート９１は転送制御回路５１の出力端子ＲＯおよ
びアップダウンカウンタ１０３の出力端子Ｏからの信号
を受けて“Ｌ”レベルの信号を出力する。

【００３２】このように、初期状態設定時は、バイパス
伝送路が許可される。上述の初期状態設定後、外部から
データ入力があると、この入力データはデータ保持回路
１２の端子ＤＩに与えられるとともに、入力データとと
もに与えられた“Ｌ”レベルの転送要求信号Ｃ１０が転
送制御回路１１の端子ＣＩに与えられる。回路１１は、
端子ＣＩの信号レベルの立ち下がりに応じて端子ＣＯか
ら“Ｌ”レベルの転送要求信号を出力し、ゲート９３お
よび９４に与えるとともに、回路１２にパルス入力とし
て与える。回路１２はこのパルス入力に応じて入力デー
タをラッチし、端子ＤＯから出力しデータ保持回路２２
および７２の入力端子ＤＩのそれぞれに並行して与え
る。ゲート９４は“Ｈ”レベルの信号を出力し、これを
転送制御回路２１の端子ＣＩに与え、ゲート９３はフリ
ップフロップ９２を介して“Ｌ”レベルの出力信号を転
送制御回路５１に転送要求信号として与えるとともに、
データ保持回路７２に対しパルス入力として与える。こ
れにより、データ保持回路７２はパルス入力に応じて入
力データをラッチし出力端子ＤＯを介してデータ保持回
路５２の端子ＤＩに与える。転送制御回路５１は、端子
ＣＩの信号レベルの立ち下がりに応じて端子ＲＯから転
送許可信号を“Ｌ”（禁止）レベルにしてゲート９１の
一方の入力側に与えるとともに、その端子ＣＯから
“Ｌ”レベルの転送要求信号を出力してデータ保持回路
５２にパルス入力として与えるとともに、ゲート９８の
一方の入力側および転送制御回路６１の端子Ｃ１に与え
る。データ保持回路５２は、回路５１からのパルス入力
に応じて入力データをラッチし出力端子ＤＯを介してセ
レクタ１０８の端子Ａに与える。セレクタ１０８は端子
Ａ側が選択されているので、セレクタ１０８に入力され
たデータは端子Ｏを介してデータ保持回路６２の端子Ｄ
Ｉに与えられる。転送制御回路６１は端子Ｃ１の信号レ
ベルの立ち下がりに応じて端子ＣＯから“Ｌ”レベルの
転送要求信号Ｃを出力するとともに回路６２に対してこ
れをパルス入力として与えるので、回路６２は入力デー
タをラッチし、出力端子ＤＯを介して外部に出力する。

【００３３】このように、初期状態設定直後に入力され
たデータはデータ保持回路１２→回路７２→セレクタ１
０８→データ保持回路６２→…というようにメモリ２０
０のアクセスをバイパスする経路で伝送される。その後
も、入力されるデータはこのバイパス伝送経路を経由す
るが、転送制御回路６１およびデータ保持回路６２から
なるデータ伝送路より後段のデータ伝送路（図示せず）
においてデータが滞留し、その結果、回路６１に転送許
可信号ＡＫが“Ｌ”（禁止）レベルで与えられると、入
力データは図１０のタイミングチャートに示されるよう
にメモリ２００にバッファリングされる状態に移行す
る。

【００３４】上述したように、転送許可信号ＡＫが立つ
下がった後に、外部からさらに１個目のデータ入力（図
１０の参照）があると、この１個目の入力データは前
述と同様にしてバイパス伝送経路を通ってデータ保持回
路６２の入力端子ＤＩに与えられる。このとき、転送制
御回路６１の端子Ｃ１には転送制御回路５１の端子ＣＯ
から“Ｌ”レベルの転送要求信号が与えられるが、回路
６１の端子ＲＩには“Ｌ”レベルの信号ＡＫが与えられ
ているので転送要求信号Ｃは立下がらない。また、回路
６１は端子Ｃ１の立下がりに応じて、その端子Ｒ１から
回路５１の端子ＲＩに転送許可信号が“Ｌ”（禁止）レ
ベルにして与えられて、回路５１に対し、以後の転送要
求信号の出力が禁止される。したがって、１個目の入力
データはデータ保持回路６２に保持された状態となる。

【００３５】続いて、外部から２個目のデータ入力（図
１０の参照）があると、この２個目の入力データは前
述と同様にバイパス伝送路を経由しデータ保持回路５２
の入力端子ＤＩに与えられる。上述したように、転送制
御回路５１は次段へのデータの転送が禁止されているの
で、データ保持回路５２に対し回路５１からパルス入力
が与えられない。また、回路５１の出力端子ＲＯからは
転送許可信号が“Ｌ”（禁止）レベルにして出力され
る。したがって、２個目の入力データはデータ保持回路
５２に保持された状態となる。

【００３６】続いて、外部から３個目のデータ入力（図
１０の参照）があると、この３個目の入力データは、
データ保持回路１２にラッチされて、データ保持回路２
２および７２の入力端子ＤＩに並行して与えられる。こ
のとき、転送要求信号Ｃ１０の立ち下がりに応じて、フ
リップフロップ９２の端子／ＣＫの信号レベルが立ち下
がるとともに転送制御回路１１の端子ＣＯから転送要求
信号が“Ｌ”レベルにして出力される。この転送要求信
号の立下がりに応じてゲート９４の出力信号は“Ｌ”レ
ベルに立ち下がり、ゲート９３の出力は“Ｈ”レベルの
ままとなる。ゲート９４の出力は転送制御回路２１の端
子ＣＩに与えられて、応じてその端子ＣＯから“Ｌ”レ
ベルの転送要求信号が回路２２にパルス入力として与え
られるとともに、ゲート９５の一方の入力側および書込
制御信号生成回路１０４の入力端子ＣＩにも与えられ
る。データ保持回路２２は回路２１からのパルス入力に
応じて入力データをラッチして出力しメモリ２００の入
力端子ＤＩに与える。このとき、回路１０４は入力端子
ＣＩの立ち下がりに応答して端子ＷＯからメモリ２００
の入力端子ＷＩへ書込制御信号ＷＳを与えるので、メモ
リ２００は端子ＤＩの入力データを信号ＷＳの入力に応
答して書込む。

【００３７】一方、ゲート９５は転送制御回路２１の端
子ＣＯからの入力信号の立ち下がりに応じて、アップダ
ウンカウンタ１０３からの出力信号を立ち上げるように
制御する。カウンタ１０３からの出力信号の立ち上がり
に応答してゲート９６、転送制御回路３１およびゲート
９７を介して読出クロック発生回路１０１の端子ＣＯか
ら“Ｌ”レベルの読出クロックが出力される。読出クロ
ックは回路３１の端子ＣＩに与えられて、その端子ＣＯ
の出力信号レベルを立ち下げる。回路３１の端子ＣＯか
らの出力信号は、ゲート９５の他方の入力側、ならびに
読出制御信号生成回路１０５および転送制御回路４１の
それぞれの端子ＣＩに与えられる。回路１０５は端子Ｃ
Ｉの立ち下がりに応じてメモリ２００に対し読出制御信
号ＲＳを与える。メモリ２００は信号ＲＳの入力に応じ
て直前に書込まれた３個目の入力データを読出してデー
タ保持回路４２の入力端子ＤＩに与える。転送制御回路
４１は、端子ＣＩの立ち下がりに応じてその端子ＲＯの
出力信号レベルを立ち下げる。また、調停回路１０７お
よび転送制御回路６１を介して回路４１の端子ＲＩには
転送許可信号が“Ｌ”（禁止）レベルにして与えられて
いるので、回路４１の端子ＣＩに与えられた転送要求信
号はその出力端子ＣＯから出力されず、データ保持回路
４２に対してパルス入力が与えられない。したがって、
３個目の入力データはデータ保持回路４２に保持された
状態となる。

【００３８】続いて、外部から４個目のデータ入力（図
１０の参照）があると、転送要求信号Ｃ１０は転送制
御回路１１、ゲート９４、調停回路１０２、転送制御回
路２１および書込制御信号生成回路１０４を介して前述
と同様にメモリ２００に対し書込制御信号ＷＳとして与
えられる。４個目の入力データは、データ保持回路１２
および２２を介してメモリ２００の入力端子ＤＩに与え
られるので、メモリ２００は書込制御信号ＷＳの入力に
応じて端子ＤＩに与えられた４個目の入力データを書込
む。このとき、ゲート９５を介してアップダウンカンタ
１０３から“Ｈ”レベルの信号が出力されるが、転送制
御回路４１の端子ＲＯの出力信号レベルは“Ｌ”である
ので、ゲート９６の出力信号は“Ｌ”レベルとなる。し
たがって、読出クロック発生回路１０１からの読出クロ
ックは読出制御信号生成回路１０５に与えられないの
で、メモリ２００に対するデータの読出動作は禁止され
る。

【００３９】このように、後段からの転送要求信号ＡＫ
が立ち下がり、後段の伝送路でデータが滞留すると、そ
の後の入力データはデータ保持回路６２→データ保持回
路５２→データ保持回路４２の順に保持されて、その後
のさらなる入力データはすべてメモリ２００に順次書込
まれていく。

【００４０】上述のように入力データがメモリ２００に
バッファリングされるようになってから、後段からの転
送許可信号ＡＫが再度立ち上がり、後段へのデータの転
送が許可状態に戻された場合の動作が図１１のタイミン
グチャートに示される。

【００４１】前述した図１０のタイミングチャートに従
った動作により、メモリ２００にデータがバッファリン
グされた状態において、転送許可信号ＡＫが立ち上がる
と、転送制御回路６１は信号ＡＫの立ち上がり入力によ
り、保持されていた転送要求信号を出力端子ＣＯから出
力する。この出力により、転送要求信号Ｃが立ち下がり
（図１１の参照）これに応じてデータ保持回路６２に
保持されていたデータは出力され、外部に伝送される。

【００４２】また、回路６１は信号ＡＫの立ち上がり入
力に応じて、端子Ｒ１からの転送許可信号を立ち上げて
回路５１に与えるので、応じて回路５１の端子ＣＯから
“Ｌ”レベルの転送要求信号が回路６１の端子Ｃ１に与
えられるとともに、データ保持回路５２へのパルス入力
として与えられる。回路５２はパルス入力に応じて保持
していたデータを出力する。この出力データはセレクタ
１０８を介して回路６２の端子ＤＩに与えられる。この
とき、転送制御回路６１は、転送許可信号ＡＫの立ち上
がり入力およびその端子Ｃ１の立ち下がりに応じて、
“Ｌ”レベルの転送要求信号Ｃ（図１１の参照）をデ
ータ保持回路６２にパルス入力として与えるとともに端
子Ｒ２の出力信号レベルを立ち上げて転送制御回路４１
に転送許可信号を与える。これにより、データ保持回路
６２は端子ＤＩに与えられていたデータをそのパルス入
力に応じてラッチし出力し、外部に伝送する。

【００４３】転送制御回路４１は、回路６１の端子Ｒ２
から転送許可信号が与えられるので、応じて端子ＣＯか
ら保持していた“Ｌ”レベルの転送要求信号を回路４２
にパルス入力として与えるとともに、回路６１の端子Ｃ
２ならびにフリップフロップ９９の／Ｒ端子に与える。
また、回路４１は端子ＲＯから転送許可信号を出力す
る。フリップフロップ９９は／Ｒ端子への“Ｌ”レベル
の信号入力に応じて、セレクタ１０８をＢ側に切替え、
データ保持回路４２は回路４１からのパルス入力に応じ
て保持していたデータを出力する。この出力データはセ
レクタ１０８の端子Ｂを介してデータ保持回路６２の端
子ＤＩに与えられる。回路６１は端子Ｃ２に与えられた
回路４１の転送要求信号を、転送許可信号ＡＫの立ち上
がりに応じて入力し、転送要求信号Ｃにして出力する
（図１１の参照）。この転送要求信号Ｃはデータ保持
回路６２にパルス入力として与えられるので、回路６２
は端子ＤＩに与えられたデータをラッチして外部へ伝送
する。

【００４４】アップダウンカウンタ１０３からは“Ｈ”
レベルの信号が出力されており、転送制御回路４１の出
力端子ＲＯからは転送許可信号の“Ｈ”レベルが出力さ
れるので、ゲート９６、転送制御回路３１およびゲート
９７を介して読出クロック発生回路１０１から読出クロ
ックが回路３１の端子ＣＩに与えられる。回路３１は読
出クロックの入力に応じて端子ＲＯの出力信号レベルを
立ち下げるとともに、この読出クロックを端子ＣＯを介
して読出制御信号生成回路１０５および転送制御回路４
１の端子ＣＩのそれぞれに転送要求信号として与える。
回路１０５は、この転送要求信号の入力に応じてメモリ
２００に対し読出制御信号ＲＳを与えるので、メモリ２
００からデータが読出される。読出されたデータは、デ
ータ保持回路４２の端子ＤＩに与えられる。回路４１
は、端子ＣＩに入力した転送要求信号を端子ＣＯから出
力し、データ保持回路４２にパルス入力として与えると
ともに、転送制御回路６１の入力端子Ｃ２に与える。回
路４２はこのパルス入力に応じて端子ＤＩに与えられた
データをラッチして出力する。この出力データはセレク
タ１０８およびデータ保持回路６２を介して外部に伝送
される（図１１の参照）。

【００４５】読出クロック生成回路１０１から次の読出
クロックが出力されると、前述と同様にしてメモリ２０
０から次のデータが読出されて、データ保持回路４２
（図１１の参照）、セレクタ１０８を介してデータ保
持回路６２の端子ＤＩに与えられる。このデータは、後
段から与えられる転送許可信号ＡＫの次の立ち上がり
（図示せず）、すなわち転送制御回路６１の出力端子Ｃ
Ｏからの出力信号レベルの立ち下がりに応答してデータ
保持回路６２から出力されて外部に伝送される。

【００４６】このように、メモリ２００にデータがバッ
ファリングされた後、再び後段への伝送が許可された場
合は、データ保持回路６２→データ保持回路５２→デー
タ保持回路４２→メモリ２００というように、そのデー
タ伝送の順番は、バッファリング時の入力順であること
が保証されている。

【００４７】なお、メモリ２００からデータが読出され
ている間に入力するデータについて、１個目の入力デー
タは回路１２の端子ＤＩに与えられるが２個目以降のデ
ータは回路１１から信号ＡＫ１０が“Ｌ”（禁止）レベ
ルにして送出されるので入力されない。また、メモリ２
００からデータの読出しが全て完了（カウンタ１０３の
出力信号が“Ｌ”レベル）すると、回路１１に対して転
送許可信号が与えられるようになって、再度、信号ＡＫ
の次の立下がりまで入力データをバイパス側伝送路を介
して伝送する。

【００４８】図１０および図１１のタイミングチャート
を参照して説明したように、データ伝送装置は、伝送さ
れるデータがデータ伝送路の許容処理量を超えない間バ
イパス伝送路を利用し通常のデータ伝送速度でデータを
伝送し、伝送されるデータがデータ伝送路の許容処理量
を超えた場合は、伝送されるデータはメモリ２００にバ
ッファリングされ、データ伝送路が空いた（データ伝送
可能となった）時点でメモリから読出されて伝送され
る。

【００４９】

【発明の効果】以上のようにこの発明によれば、出力側
伝送路から転送許可信号が与えられる限り、入力側伝送
路からの入力データはメモリバイパス側伝送路を経由し
て出力側伝送路に転送されるので、入力データを一律に
メモリにバッファリングさせて転送するメモリアクセス
側伝送路を経由して転送するのに比較し、メモリに関す
るバッファリング動作が回避された分だけデータ伝送速
度は向上する。

【図面の簡単な説明】

【図１】この発明の一実施例によるデータ伝送装置のブ
ロック構成図である。

【図２】この発明の一実施例によるデータ伝送路の構成
図である。

【図３】この発明の一実施例による転送制御回路の構成
の第１の例を示す図である。

【図４】図３に示された転送制御回路の動作を示すタイ
ミングチャートである。

【図５】この発明の一実施例による転送制御回路の構成
の第２の例を示す図である。

【図６】この発明の一実施例による調停回路の構成の第
１の例を示す図である。

【図７】図６に示された調停回路の動作を示すタイミン
グチャートである。

【図８】この発明の一実施例による調停回路の構成の第
２の例を示す図である。

【図９】この発明の一実施例による転送制御回路の構成
の第３の例を示す図である。

【図１０】図１のデータ伝送装置において伝送データが
メモリにバッファリングされるまでの動作を示すタイミ
ングチャートである。

【図１１】図１のデータ伝送装置において、メモリにバ
ッファリングされたデータが、メモリから読出されるま
での動作を示すタイミングチャートである。

【符号の説明】

１２，２２，４２，５２，６２および７２ データ保持
回路 １１，２１，３１，４１，５１および６１ 転送制御回
路 ９２および９９ フリップフロップ １０１ 読出クロック発生回路 １０２および１０７ 調停回路 １０３ アップダウンカウンタ １０４ 書込制御信号生成回路 １０５ 読出制御信号生成回路 １０８ セレクタ ２００ メモリ ＷＳ 書込制御信号 ＲＳ 読出制御信号 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 入力側の伝送路から転送されるデータを
   入力し、出力側の伝送路から与えられるデータの転送を
   許可する信号の入力に応答して、前記入力データを前記
   出力側伝送路に転送するデータ伝送装置であって、 前記入力側伝送路と前記出力側伝送路とのデータ伝送速
   度の差を緩衝するために前記入力データを一時的に記憶
   するためのメモリと、 前記転送許可信号が与えられないとき、前記入力側伝送
   路から与えられるデータを入力して前記メモリに書込
   み、データ書込後、前記転送許可信号が与えられたこと
   に応じて、前記メモリに書込まれたデータを読出して前
   記出力側伝送路に転送するメモリアクセス側伝送路と、前記メモリアクセス側伝送路における前記メモリのデー
   タ書込の要求と読出の要求とを調停するためのメモリア
   クセス調停部と、 前記転送許可信号が与えられかつ、前記メモリに読出す
   べき前記入力データがないとき、前記入力側伝送路から
   与えられるデータを入力して前記メモリアクセス側伝送
   路をバイパスして前記出力側伝送路に転送するメモリバ
   イパス側伝送路と、 前記メモリアクセス側伝送路と前記メモリバイパス側伝
   送路の前記出力側伝送路への前記データの転送の要求を
   調停するための出力側データ転送調停部とを 備えた、デ
   ータ伝送装置。