JPH03167487A - テスト容易化回路 - Google Patents

テスト容易化回路

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JPH03167487A JP1306442A JP30644289A JPH03167487A JP H03167487 A JPH03167487 A JP H03167487A JP 1306442 A JP1306442 A JP 1306442A JP 30644289 A JP30644289 A JP 30644289A JP H03167487 A JPH03167487 A JP H03167487A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えばシステムＬＳＩ内に設けられたテスト
容易化回路に関し、特に詳細には複数の主モジュールが
複数の従属モジュールをアクセスする構成のシステムＬ
ＳＩに設けられたテスト容易化回路の構成に関する。
（従来の技術） 複数の主モジュールが複数の従属モジュールをアクセス
するように接続された共有バスを持つシステムＬＳＩを
テストする際に各モジュールの記憶要素へのデータの設
定／読みだしを行なう必要があるが、従来は、論理回路
のテスト容易化手法として、全てのモジュールに対して
、パラレルスキャン方式あるいはシリアルスキャン方式
が用いられていた。
パラレルスキャン方式は、論理回路内における各モジュ
ール、例えばレジスタのアドレスを選択して論理回路の
テストを実施することが可能である。このためシリアル
スキャン方式と比較してテスト効率は高い。しかしなが
ら、モジュール毎にテスト容易化回路（例えば、アドレ
スバス、データパス、セレクタ等）を設けなければなら
ず、その分テスト容易化回路の数が多く必要とされる。
このためシステムＬＳＩ全体の規模が増大するという問
題があった。
一方、シリアルスキャン方式は、パラレルスキャン方式
と比較してテスト容易化回路の数が少ない反面、より長
いテスト時間を必要とする。
（発明が解決しようとする課題） 上記したように、パラレルスキャン方式はシリアルスキ
ャン方式と比べて、効率良いテストを行なうことができ
る反面、必要とされるテスト容易化回路の数が多く、そ
のため回路規模が大きくなるという欠点があった。また
、シリアルスキャン方式では、テスト時間が長くかかる
という問題があった。この欠点は、ＬＳＩの集積度が大
きくなるに従って顕著になる。
本発明は、上記した問題に鑑みてなされたもので、その
目的とするところはテストモード時の記憶要素へのデー
タの設定／続出しに於いて、通常動作時の回路動作を利
用することにより、回路規模が小さくかつテスト効率の
良いテスト容易化回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明のテスト容易化回路は、主として複数の主モジュ
ールと複数の従属モジュールと、該主モジュールと該従
属モジュールとを接続する共有バス、および該共有バス
の使用を調整する調整手段とで構成されるシステムに設
けられ、テストモードにおいて、前記調整手段から前記
複数の主モジュール内の第一の主モジュールへ送信され
る確認信号の送信をテストモード時に禁止し、該第一の
主モジュールから送信された信号を前記複数の従属モジ
ュールの確認信号入力へ出力するための接続手段と、テ
ストモード時において、前記調整手段から前記第一の主
モジュール以外の主モジュールへ送信された前記確認信
号をマスクするマスク手段と、テストモード時において
、前記第一の主モジュール内の記憶部への初期設定を行
ない、該記憶部内のデータを読み出す入出力手段と、テ
ストモード時において、前記第一の主モジュール内の共
有バス制御回路及び前記従属モジュール内の記憶部を通
常動作させる通常動作手段とを具備していることを特徴
としている。
（作用） 本発明のテスト容易化回路は、テストモードにおいて接
続手段を用いて調整手段から第一の主モジュールへ送信
される認識信号の送信を禁止する。そして、第一の主モ
ジュールから送信される信号を従属モジュールの確認信
号入力へ出力し、次に、調整手段から第一の主モジュー
ル以外の主モジュールへ送信される認識信号をマスク手
段によりマスクし、その後、テストデータを入出力手段
を介して主モジュール内の記憶部へ初期設定する。最後
に、通常動作手段によりシステム全体を動作させテスト
を実行する。
（実施例） 本発明の実施例を図面を参照して説明する。
尚、本実施例は、システムＬＳＩの一例として、論理回
路に関して説明する。
第３図は、論理回路の概略構成図を示す。
第１図は第３図の論理回路に本実施例のテスト容易化回
路を組み込んだ場合の概略構成図である。
第１図において、１は第一の主モジュール、２は主モジ
ュール、３は主モジュール１および２が共有バス４０を
使用する際の使用権を調整する調整手段としてのバスア
ービタ、４および５は従属モジュールである。従属モジ
ュール４および５内にはデータを記憶する記憶部４ａお
よび５ａが設けられている。そして、主モジュール１内
には記憶部として、ステートマシン１ａおよびバスイン
タフェース１ｂが設けられている。このステートマシン
１ａの内には命令を格納するインストラクションレジス
タ（ＩＲ）ＩＣが備わっている。またバスインタフェー
ス１ｂ内にはデータレジスタ（ＤＲ）ｌｅおよびアドレ
スレジスタ（ＡＲ）１ｄが設けられている。このように
、主モジュール１内には、記憶部としてＩＲ１ｃ，ＤＲ
１ｅおよびＡＲ１ｄが備わっている。
上記構成を有する論理回路において、以下に示す本実施
例のテスト容易化回路が設けられている。
即ち、テスト容易化回路の要素として、論理回路をテス
トモードに切り換えるテストモード制御線吏，は、イン
バータ１１およびＯＲ回路１ｏを介して、また、論理回
路を通常動作モードに切り換える通常動作モード制御線
ＩＬｓはＯＲ回路１ｏを介して第一の主モジュール１内
のステートマシン１ａに接続されている。さらに、パス
アービタ３から主モジュール１へ送信される確認信号を
停止するトライステートバッファ１６は、制御線ｆＬＡ
Ｃ，１の途中に設けられている。このトライステートバ
ッファ１６はテストモード時にインバータ１２を介して
トライステートに制御される。主モジュールｌから従属
モジュール１および２へ信号の送信を制御するたのトラ
イステートバッファ１５の出力側は、制御線Ｉ　ＡＣＫ
Ｉと接続されている。主モジュール１から出力されたア
クセス信号は、テストモード時に、トライステートバッ
ファ１５、制御線Ｉ　ＡＣＫＩおよび制御線ｆＬ２を介
して記憶部４ａへ送信され、また制御線ＩＬ２、セレク
タ１４および制御線吏３を介して記憶部５ａへ送信され
る。
尚、セレクタ１４はインバータ１３により制御され、テ
ストモード時は主モジュール１からのアクセス信号を選
択し、通常モード時はバスアービタ３からの確認信号を
選択する。さらに、テストモード時にバスアービタ３か
ら出力された確認信号は、マスク手段であるＡＮＤゲー
ト１７によりマスクされるので、主モジュール２へは送
信されない。ＡＮＤゲート１７の動作はテストモード状
態を伝えるインバータ１３により制御される。このよう
に、本実施例における接続手段は、トライステートバッ
ファ１５および１６と制御線ｆＬ２および１３とセレク
タ１４とから構威されており、マスク手段はＡＮＤゲー
ト１７から構成されており、入出力手段はテストＩ／Ｏ
バス（制御線、データ線Ｕ＋）から構成されており、通
常動作手段は、通常動作制御線斐．から構成されている
。
上記構成を有する本実施例のテスト容易化回路における
テスト動作手順を説明する。
第２図はテスト動作手順を示したフローチャートである
。即ち第２図（ａ）は、記憶部４ａおよび５ａへの書き
込みテストのフローチャート、第２図（ｂ）は、記憶部
４ａおよび５ａからの読み出しテストのフローチャート
である。
まず、記憶部４ａおよび５ａへのデータ書き込みテスト
に関して説明する。テストモード制御線吏，においてＴ
ＭＯＤをレベル１とする。これにより、論理回路内の通
常動作は停止しテストモードとなる。このテストモード
では、トライステートバッファ１５、インバータ１２お
よび１３を介して、トライステートバッファ１６、ＡＮ
Ｄゲート１７、セレクタ１４、そして主モジュール２を
テストモードにする。また、インバータ１１およびＯＲ
ゲート１０を介して、主モジュール１、従属モジュール
４および５をテストモードにする。
さらに、パスアービタ３から第一の主モジュール１へ送
信される確認信号はトライステートバッファ１６により
禁止される。そして、各従属モジュール４および５の確
認信号入力へは、主モジュール１からのアクセス信号が
選択される。さらに、パスアービタ３から主モジュール
１以外の主モジュール、即ち本実施例では主モジュール
２へ送信される確認信号がＡＮＤゲート１７によりマス
クされる（ステップＳｌ）。上記状態を保ちながら、テ
ストＩ／Ｏ制御線吏１を介してＩＲ１ｃへ共有バス制御
データ（共有バス４０への書き込み命令）をセットする
（ステップＳ２）。そして、テストＩ／Ｏ制御線ＩＬ１
を介して記憶部４ａおよび５ａのアドレスをＡＲ１ｄへ
書き込む（ステップＳ３）。次に、テストＩ／Ｏ制御線
ｆＬ＋を介してＤＲＩｅ内へデータを書き込む（ステッ
プＳ４）。最後に、ノーマル動作制御線１ｓを介してＳ
ＩＣＬＫをレベル１にする。これにより、主モジュール
１及び従属モジュール４．５の記憶部は通常の動作を行
ない、トライステートバッファ１５、制御線更ＡＣＫＩ
および吏２、セレクタ１４、制御線ｆＬ３を介して確認
信号が記憶部４ａおよび５ａへ送信される。その後、Ｄ
Ｒｌｅ内のテストデータは、共有バス４０を介して、Ａ
ｄｌｄ内のアドレス値の示す記憶部へ書き込まれる（ス
テップＳ５）。
次に記憶部４ａおよび５ｂからのデータの読み出しテス
トに関して説明する。テストモード制御岨ｈを介してＴ
ＭＯＤをレベル１としテストモードとする。これにより
、通常の動作は停止する。
この動作は前述した書き込みテストと同様なので説明は
省略する（ステップＳ１（１）。次にテストＩ／Ｏ制御
線Ｌ＋を介して、ＩＲ１ｃへ共有バス制御データ（共有
バス４０からの読込み命令）−をセッ卜する（ステップ
Ｓ１１）。次に、テスト■／０制御線ｆＬ＋を介して読
み込み先の記憶部４ａもしくは５ａのアドレスをＡＲ１
ｄへ書き込む（ステップＳ１２）。次に、通常動作制御
線吏Ｓを介して、ＳＩＬＫをレベル１とする。これによ
り、ＡＲｌｄ内のアドレスが指す記憶部は通常動作を開
始し、ＡＲｌｄ内のアドレスが指す記憶部のデータは共
有バス４０を介して、ＤＲｌｅ内へ読み込まれる（ステ
ップ３１３）。
最後に、テストＩ　／　０１　＋からＤＲｌｅのデータ
を読み出す（ステップＳ１４）。
以上の様にして、テストモードの動作が完了する。この
ように、本実施例のテスト容易化回路は、複数の主モジ
ュールおよび複数の従属モジュールにより構成された論
理回路において、各モジュール毎にテスト容易化回路を
設ける必要はなく、主モジュール１と関係するモジュー
ル全体に１つ設ければよく簡単な構造を有する。また、
テスト動作に関しても主モジュール１のみを中心として
テストデータの入出力が行なわれるので動作効率が高い
。
尚、上記した実施例においては、主モジュールおよび従
属モジュールは各々２つの場合について説明したが、本
発明はこれに限定されるものではなく主モジュールおよ
び従属モジュールは各々複数個の場合であっても同様の
効果を有する。
また、本実施例ではシステムＬＳＩである論理回路につ
いて説明したが、例えば共有バスを備えたマルチプロセ
ッサシステム等においても適用可能である。
［発明の効果］ 以上説明したように、本発明のテスト容易化回路は、主
モジュールおよび従属モジュール数が増加したシステム
ＬＳＩにおいてもテスト容易化回路の増加を最小限に抑
えることができかつ効率の高いテストを行なうことがで
きる。従って高集積度のシステムＬＳＩに搭載できかつ
テスト効率が高いので製造時間を短縮することができる
。
【図面の簡単な説明】
第１図は本発明の一実施例であるテスト容易化回路を設
けた論理回路の概略構戊図、 第２図は第１図の論理回路におけるテストモード時の動
作を示すフローチャート、 第３図は、第ｌ図のテスト容易化回路を設けない論理回
路の概略構成図である。 １０・・・ＯＲゲート １１，１２．１３・・・インバータ １４・・・セレクタ １５．１６・・・トライステートバッファ１７・・・Ａ
ＮＤゲート 吏１・・・テストＩ／Ｏ（制御線、データ線）１　２　
＋　　１３　＋　　ｆｆｉＡｃＫＩ＋　　ｆＬＡｃＫ２
”’制御線１４・・・Ｒ／Ｗ制御線 ！ＬＳ・・・アドレス制御線 吏６・・・データ制御線 ＵＳ・・・通常動作モード制御線 交↑・・・テストモード制御線

Claims (2)

    【特許請求の範囲】
  1. （１）主として複数の主モジュールと複数の従属モジュ
    ールと、該主モジュールと該従属モジュールとを接続す
    る共有バス、および該共有バスの使用を調整する調整手
    段とで構成されるシステムに設けられ、 テストモードにおいて、前記調整手段から前記複数の主
    モジュール内の第一の主モジュールへ送信される確認信
    号の送信をテストモード時に禁止し、該第一の主モジュ
    ールから送信された信号を前記複数の従属モジュールの
    確認信号入力ヘ出力するための接続手段と、 テストモード時において、前記調整手段から前記第一の
    主モジュール以外の主モジュールへ送信された前記確認
    信号をマスクするマスク手段と、テストモード時におい
    て、前記第一の主モジュール内の記憶部への初期設定を
    行ない、該記憶部内のデータを読み出す入出力手段と、 テストモード時において、前記第一の主モジュール内の
    共有バス制御回路及び前記従属モジュール内の記憶部を
    通常動作させる通常動作手段とを具備するテスト容易化
    回路。
  2. （２）前記接続手段はトライステートバッファ及びセレ
    クタから構成され、前記マスク手段はＡＮＤゲートから
    構成されること を特徴とする請求項（１）記載のテスト容易化回路。
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