KR930010386B1 - 테스트 용이화 회로 - Google Patents

테스트 용이화 회로

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Abstract

내용 없음.

Description

테스트 용이화 회로
제1도는 본 발명의 한 실시예인 테스트 용량화 회로를 설치한 논리 회로의 개략구성도.
제2도는 제1도의 논리 회로에 있어서의 테스트 모드시의 동작을 표시한 플로우챠트.
제3도는 제1도의 테스트 용이화 회로를 설치하지 않은 논리 회로의 개략 구성도.
* 도면의 주요부분에 대한 부호의 설명
10 : OR 게이트 11, 12, 13 : 인버터
14 : 선택기 15, 16 : 3상 버퍼
17 : AND 게이트 11: 테스트 I/O(제어선,테이타선)
12, 13, 1ACK1, 1ACK2: 제어선 14: R/W : 제어선
15: 어드레스 제어선 16: 데이타 제어선
1S: 통상동작 모드 제어선 1T: 테스트 모드 제어선
본 발명은, 예를 들면 시스템 LSI 내에 설치되는 테스트 용이화 회로에 관한 것으로, 특히, 상세히는 복수의 주 모듈이 복수의 종속 모듈을 억세스하는 구성의 시스템 LSI에 설치되는 테스트 용이화 회로의 구성에 관한 것이다.
복수의 주 모듈이 복수의 종속 모듈을 억세스하도록 접속된 공유버스를 가진 시스템 LSI를 테스트 할 때에 각 모듈의 기억요소로의 데이터의 설정/독출을 행할 필요가 있지만, 종래는, 논리 회로의 테스트 용이화 수법으로써, 전체의 모듈에 대하여 병렬 주사(parallel scan) 방식 또는 직렬 주사 방식이 이용되고 있었다.
병렬 주사 방식은, 논리 회로내에 있어서의 각 모듈, 예를 들면 레지스터의 어드레스를 선택하여 논리 회로의 테스트를 실시하는 것이 가능하다. 이 때문에 직렬 주사 방식과 비교하여 테스트 효율은 높다. 그러나, 모듈마다 테스트 용이화 회로(예를 들면,어드레스 버스,데이터 버스,선택기 등)을 설치해야 하며, 그부분 테스트 용이화 회로의 수가 많이 필요해진다. 이 때문에 시스템 LSI 전체의 규모가 증대한다고 하는 문제가 있었다.
한편, 직렬 주사 방식은, 병렬 주사 방식과 비교하여 테스트 용이화 회로의 수가 적은 반면, 보다 긴 테스트 시간을 필요로 한다.
상기와 같이, 병렬 주사 방식은 직렬 주사 방식과 비교하여, 효율이 좋은 테스트를 행할 수 있는 반면에, 필요하게 되는 테스트 용이화 회로의 수가 많고, 그 때문에 회로 규모가 커진다는 결점이 있었다. 또, 직렬주사 방식에서는 테스트 시간이 길게 걸린다고 하는 문제가 있었다. 이 결점은, LSI의 집적도가 커짐에 따라서 현저해진다.
본 발명은, 상기한 문제에 비추어 된 것으로, 그 목적하는 바는 테스트 모드시의 기억요소로의 데이터의 설정/독출하는데 있어서, 통상 동작시의 회로동작을 이용함으로써, 회로규모가 작고 또한 테스트 효율이 좋은 테스트 용이화 회로를 제공하는데 있다.
본 발명의 테스트 용이화 회로는, 주로 복수의 주 모듈과 복수의 종속 모듈, 상기 주 모듈과 상기 종속 모듈을 접속하는 공유버스, 및 상기 공유버스의 사용을 조정하는 조정 수단으로 구성되는 시스템에 설치되고, 테스트 모드에 있어서, 상기 조정 수단으로부터 상기 복수의 주 모듈내의 제1주 모듈로 송신되는 확인 신호의 송신을 테스트 모드시에 금지시키고, 상기 제1주 모듈로부터 송신된 신호를 상기 복수의 종속 모듈의 확인 신호 입력으로 출력하기 위한 접속 수단, 테스트 모드시에 있어서, 상기 조정 수단으로부터 상기 제1주 모듈 이외의 주 모듈로 송신된 상기 확인 신호를 마스크하는 마스크 수단, 테스트 모드시에 있어서, 상기 제1모듈내의 기억부로의 초기 설정을 행하고 상기 기억부 내의 데이터를 독출하는 입출력 수단, 및 테스트 모드시에 있어서, 상기 제1주 모듈내의 공유버스 제어회로 및 상기 종속 모듈내의 기억부를 통상 동작시키는 통상 동작수단을 구비하고 있는 것을 특징으로 하고 있다.
본 발명의 테스트 용이화 회로는, 테스트 모드에 있어서 접속 수단을 이용하여 조정 수단으로부터 제1주 모듈에 송신되는 인식신호의 송신을 금지시킨다. 그리고, 제1주 모듈로부터 송신되는 신호를 종속 모듈의 확인 신호 입력으로 출력하고, 다음에 조정 수단으로부터 제1주 모듈 이외의 주 모듈로 송신되는 인식신호를 마스크 수단에 의해 마스크하고, 그 후, 테스트 데이터를 입출력 수단을 통해 주 모듈내의 기억부로 초기 설정한다. 최후로, 통상 동작 수단에 의해 시스템 전체를 동작시켜 테스트를 실행하다.
본 발명의 실시예를 도면을 참조하여 설명한다. 또한, 본 실시예는 시스템 LSI의 한 예로서, 논리 회로에 관하여 설명한다. 제3도는 논리 회로의 개략 구성도를 도시하고 있다. 제1도는 제3도의 논리 회로에 본 실시예의 테스트 용이화 회로를 설치한 경우의 개략 구성도이다.
제1도에 있어서, (1)은 제1주 모듈, (2)는 제2주 모듈, (3)은 주 모듈(1 및 2)가 공유버스(40)를 사용할때의 사용권을 조정하는 조정 수단으로서의 버스 중재자(bus arbiter), (4 및 5)는 종속 모듈이다. 종속 모듈(4 및 5)내에는 데이터를 기억하는 기억부(4a 및 5a)가 설치되어 있다. 그리고, 주 모듈(1)내에는 기억부로서, 스테이트 머신(state machine,la) 및 버스 인터페이스(1b)가 설치되어 있다. 이 스테이트 머스(1a)내에는 명령을 격납하는 명령 레지스터(IR;1C)가 구비되어 있다. 또, 버스 인터페이스(1b)내에는 데이터 레지스터(DR;1e) 및 어드레스 레지스터(AR;1d)가 설치되어 있다. 이와 같이, 주 모듈(1)내에는, 기억부로서 IR(1c), DR(1e) 및 AR(1d)가 구비되었다.
상기 구성을 갖는 논리 회로에 있어서, 아래에 도시하는 본 실시예의 테스트 용이화 회로가 설치되어 있다. 즉, 테스트 용이화 회로의 요소로서, 논리 회로를 테스트 모드로 전환하는 테스트 모드 제어선 1T는, 인버터(11) 및 OR회로(10)를 통하고, 또한 논리 회로를 통상 동작 모드로 전환하는 통상 동작 모드 제어선 1s는 OR회로(10)를 통하여 제1주 모듈(1)내의 스테이트 머스(1a)에 접속되었다. 더욱이, 버스 중재자(3)으로부터 주 모듈(1)로 송신되는 확인 신호를 정지하는 3상(tri-state) 버퍼(16)은, 제어선 1ACK1의 도중에 설치되어 있다. 이 3상 버퍼(16)는 테스트 모드시에 인버터(12)를 통해 3상으로 제어된다. 주 모듈(1)로부터 종속 모듈(4 및 5)로 신호의 송신을 제어하기 위한 3상 버퍼(15)의 출력측은, 제어선 1ACK1과 접속되어 있다. 주 모듈(1)로부터 출력된 억세스 신호는, 테스트 모드시에, 3상버퍼(15) 제어선 1ACK1및 제어선 12를 통해 기억부(4a)로 송신되고, 또한, 제어선 12, 선택기(14) 및 제어선 13를 통해 기억부(5a)로 송신된다. 또한, 선택기(14)는 인버터(13)에 의해 제어되고, 테스트 모드시에는 주 모듈(1)로부터의 억세스 신호를 선택하며, 보통 모드시는 버스 중재자(3)으로부터의 확인 신호를 선택한다. 더구나, 테스트 모드시에 버스 중재자(3)으로부터 출력된 확인 신호는 마스크 수단인 AND 게이트(17)에 의해 마스크되므로, 주 모듈(2)로는 송신되지 않는다. AND 게이트(17)의 동작은 테스트 모드 상태를 전하는 인버터(13)에 의해 제어된다. 이와 같이, 본 실시예에 있어서의 접속 수단은, 3상 버퍼(15 및 16), 제어선 12및 13, 및 선택기(14)로 구성되어 있고, 마스크 수단은 AND 게이트(17)로 구성되어 있으며, 입출력 수단은 테스트 I/O 버스(제어선,데이터 11)로 구성되어 있고, 통상 동작 수단은 통상 동작 제어선 1s로 구성되어 있다.
상기 구성을 갖는 본 실시예의 테스트 용이화 희로에서의 테스트 동작순서를 설명한다.
제2도는 테스트 동작순서를 표시한 플로우챠드이다. 즉, 제2a도는 기억부(4a 및 5a)로의 서입 테스트 플로우챠트, 제2b도는, 기억부(4a 및 5a)로 부터의 독출 테스트의 플로우챠트이다.
우선, 기억부(4a 및 5a)로의 데이터 서입 테스트에에 관하여 설명한다. 테스트 모드 제어선 1T에 있어서 TMOD를 레벨1로 한다. 이로 인해, 논리 회로내의 통상 동작은 정지하여 테스트 모드로 된다. 이 테스트 모드에서는 3상 버퍼(15), 인버터(12 및 13)를 통하여 3상 버퍼(16), AND 게이트(17), 선택기(14), 그리고 주 모듈(2)를 테스트 모드로 한다. 또한, 인버터(11) 및 OR 게이트(10)를 통해, 주 모듈(1), 종속 모듈(4 및 5)를 테스트 모드로 한다. 더욱이, 버스 중재자(3)로부터 제1주 모듈(1)로 송신되는 확인 신호는 3상 버퍼(16)에 의해 금지된다. 그리고, 각 종속 모듈(4 및 5)의 확인 신호 입력으로는, 주 모듈(1)로부터의 억세스 신호가 선택된다. 더구나, 버스 중재자(3)으로부터 주 모듈(1) 이외의 주 모듈, 즉, 본 실시예에서는 주 모듈(2)로 송신되는 확인 신호가 AND 게이트(17)에 의해 마스크 된다(스텝 S4). 상기 상태를 보존하면서, 테스트 I/O 제어선 11을 통해 DR(1c)로 공유버스 제어 데이터[공유버스(40)으로의 서입 명령]를 셋트한다(스텝 S2). 그리고, 테스트 I/O 제어선 11를 통해 기억부(4a 및 5a)의 어드레스를 AR(1d)로 서입한다(스텝 S3). 다음에, 테스트 I/O 제어선 11를 통해 DR(1e)내로 데이터를 서입하다(스텝 S4). 최후로, 통상 동작 제어선 1s를 통해 SICLK를 레벨1로 한다. 이로 인해, 주 모듈(1) 및 종속 모듈(4 및 5)의 기억부는 통상의 동작을 행하고, 3상 버퍼(15), 제어선 1ACK1및 12, 선택기(14), 제어선 13을 통해 확인 신호가 기억부(4a 및 5a)로 송신된다. 그후 DR(1e)내의 테스트 데이터는, 공유버스(40)를 통해 AR(1d)내의 어드레스 값이 지시하는 기억부로 서입한다(스텝 S5).
다음에, 기억부(4a 및 5a)로부터의 데이터의 독출 테스트에 관하여 설명한다. 테스트 모드 제어선 1T를 통해 TMOD를 레벨1로 하여 테스트 모드로 한다. 이로 인해 통상의 동작은 정지하다. 이 동작은 전술한 서입 테스트와 같은 것이므로 설명은 생략한다.(스텝 S10). 다음에 테스트 I/O 제어선 11를 통해, IR(1c)로 공유버스 제어 데이터[공유버스(40)으로부터의 독입 명령]을 셋트한다(스텝 S11). 다음에, 테스트 I/O 제어선 11을 통해 독입처의 기억부(4a 또는 5a)의 어드레스를 AR(1D)로 독입한다(스텝 S12). 다음에, 통상 동작 제어선 1s를 통해 SICLK를 레벨1로 한다. 이로 인해, AR(1d)내의 어드레스가 지시하는 기억부는 통상 동작을 개시하고, AR(1d)내의 어드레스가 지시하는 기억부의 데이터는 공유버스(40)을 통해 DR(1e)내로 독입된다(스텝 S13).
최후로, 테스트 I/O 11로부터의 DR(1e)의 데이터를 독출한다(스텝 S14).
이상과 같이, 테스트 모드의 동작을 종료한다. 이와 같이, 본 실시예의 테스트 용이화 회로는 복수의 주모듈 및 복수의 종속 모듈에 의해 구성된 논리 회로에 있어서, 각 모듈마다 테스트 용이화 회로를 설치할 필요는 없고, 주 모듈(1)과 관계하는 모듈 전체에 1개 설치하면 좋고 간단한 구조를 갖는다. 또, 테스트 동작에 관해서도 주 모듈(1)만을 중심으로 하여 테스트 데이터의 입출력을 행하므로 동작 효율이 높다.
또한, 상기한 실시예에 있어서는, 주 모듈 및 종속 모듈은 각각 2개의 경우에 대해서 설명하였지만, 본 발명은 이에 한정되는 것은 아니고 주 모듈 및 종속 모듈은 각각 복수개의 경우라도 같은 효과를 갖는다.
또한, 본 실시예에서는 시스템 LSI인 논리 회로에 관하여 설명하였지만, 예를 들면 공유버스를 구비한 멀티프로세서 시스템 등에 있어서도 적용 가능하다.
이상에서 설명한 것과 같이, 본 발명의 테스트 용이화 회로는 주 모듈 및 종속 모듈의 수가 증가하는 시스템 LSI에 있어서도 테스트 용이화 회로의 증가를 최소한으로 억제할 수 있고 또한 효율이 높은 테스트를 행할 수 있다. 따라서 고집적도의 시스템 LSI에 탑재할 수 있고 또한 테스트 효율이 높으므로 제조시간을 단축할 수 있다.

Claims (2)

  1. 테스트 모드에 있어서, 조정 수단으로부터 복수의 주 모듈내의 제1주 모듈로 송신되는 확인 신호의 송신을 테스트 모드시에 금지시키고, 상기 제1주 모듈로부터 송신된 신호를 복수의 종속 모듈의 확인 신호입력으로 출력하기 위한 접속 수단(14-16,12,13), 테스트 모드시에 있어서, 상기 조정 수단으로부터 상기 제1주 모듈 이외의 주 모듈로 송신된 상기 확인 신호를 마스크하는 마스크 수단(17), 테스트 모드시에 있어서, 상기 제1주 모듈내의 기억부로의 초기 설정을 행하고, 상기 기억부내의 데이터를 독출하는 입출력 수단(11), 및 테스트 모드시에 있어서, 상기 제1주 모듈내의 공유버스 제어 회로 및 상기 종속 모듈내의 기억부를 통상 동작시키는 통상 동작 수단(1s)를 구비하고, 주로 복수의 주 모듈(1,2), 복수의 종속 모듈(4,5), 상기 주 모듈과 상기 종속 모듈을 접속하는 공유버스(40), 및 상기 공유버스의 사용을 조정하는 조정수단(3)으로 구성되는 시스템에 설치되는 것을 특징으로 하는 테스트 용이화 회로.
  2. 제1항에 있어서, 상기 접속 수단이 3상 버퍼(15,16) 및 선택기(14)로 구성되고, 상기 마스크 수단이 AND 게이트(17)로 구성되는 것을 특징으로 하는 테스트 용이화 회로.
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