JP2642132B2 - 画像表示システム - Google Patents
画像表示システムInfo
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- JP2642132B2 JP2642132B2 JP63094909A JP9490988A JP2642132B2 JP 2642132 B2 JP2642132 B2 JP 2642132B2 JP 63094909 A JP63094909 A JP 63094909A JP 9490988 A JP9490988 A JP 9490988A JP 2642132 B2 JP2642132 B2 JP 2642132B2
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- Japan
- Prior art keywords
- display
- image memory
- image
- memory
- control device
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、画像メモリを複数の表示装置が共用でき
るようにした画像表示システムに関する。
るようにした画像表示システムに関する。
［従来の技術］ パーソナルコンピュータや一部のワードプロセッサー
に見られるグラフィック表示機能を有する情報処理装置
には、ソフトウエア処理に比べ表示装置への画像データ
の転送処理を高速化することのできるDSPC（Display Co
ntroller）やCRTC（Cathode Ray Tube Controller）と
呼ばれる表示制御装置が用いられる。
に見られるグラフィック表示機能を有する情報処理装置
には、ソフトウエア処理に比べ表示装置への画像データ
の転送処理を高速化することのできるDSPC（Display Co
ntroller）やCRTC（Cathode Ray Tube Controller）と
呼ばれる表示制御装置が用いられる。
第３図に示す画像表示システム１は、２台の表示装置
２に対応する表示制御装置３が、中央処理装置４から独
立してそれぞれ画像メモリ５をもつフレームバッファ型
であり、画像メモリ５には、表示データを変更する必要
が生じた場合にだけ、中央処理装置４内の主記憶装置
（図示せず）から表示制御装置３を介して描画データが
転送される。また、表示装置２には、画像メモリ５から
読み出されたパラレルデータが並・直列変換回路６にて
シリアルデータに変換されて送り込まれ、表示制御装置
３が供給する水平と垂直の各同期信号に従って所定のラ
スタスキャンが行われる。
２に対応する表示制御装置３が、中央処理装置４から独
立してそれぞれ画像メモリ５をもつフレームバッファ型
であり、画像メモリ５には、表示データを変更する必要
が生じた場合にだけ、中央処理装置４内の主記憶装置
（図示せず）から表示制御装置３を介して描画データが
転送される。また、表示装置２には、画像メモリ５から
読み出されたパラレルデータが並・直列変換回路６にて
シリアルデータに変換されて送り込まれ、表示制御装置
３が供給する水平と垂直の各同期信号に従って所定のラ
スタスキャンが行われる。
ところで、表示制御装置３は、同期発生や描画の中枢
機能を担う制御回路７を中心に、中央処理装置４との信
号授受に関与するインタフェース回路８や、画像メモリ
５と表示装置２へのデータ転送に緩衝器の役割を果たす
データバッファ回路９等が接続してある。メモリ制御線
10は、画像メモリ５に対するデータの書き込みや読み出
しに必要なアドレスバスやコントロールバス等の総称で
ある。データバッファ回路９と画像メモリ５を結ぶ画像
データ用のデータバス11と、画像メモリ５と並・直列変
換回路６を結ぶ表示データ用のデータバス12は、その一
部が双方向性バスとして描画データと表示データに共用
される。
機能を担う制御回路７を中心に、中央処理装置４との信
号授受に関与するインタフェース回路８や、画像メモリ
５と表示装置２へのデータ転送に緩衝器の役割を果たす
データバッファ回路９等が接続してある。メモリ制御線
10は、画像メモリ５に対するデータの書き込みや読み出
しに必要なアドレスバスやコントロールバス等の総称で
ある。データバッファ回路９と画像メモリ５を結ぶ画像
データ用のデータバス11と、画像メモリ５と並・直列変
換回路６を結ぶ表示データ用のデータバス12は、その一
部が双方向性バスとして描画データと表示データに共用
される。
なお、インタフェース回路８は、チップセレクト端子
8aへのチップセレクト信号の供給を断つことで中央処理
装置４から切り離され、複数の表示制御装置３間で中央
処理装置４による重複アクセスが防止される。
8aへのチップセレクト信号の供給を断つことで中央処理
装置４から切り離され、複数の表示制御装置３間で中央
処理装置４による重複アクセスが防止される。
［発明が解決しようとする課題］ 上記従来の画像表示システム１は、インタフェース回
路８へのチップセレクト信号により中央処理装置４から
表示制御装置３が切り離されても、表示装置２の表示に
必要なデータは、画像メモリ５から読み出されているた
め、この画像メモリ５に対し境界を異にする他の表示制
御装置３を越境させてまでアクセスさせるのは不可能で
あり、結局、表示装置２と画像メモリ５の１対１の対応
関係を崩すことができないために、画像メモリ５に格納
された画像データを複数の表示装置２が自由に利用しあ
うわけにいかず、多彩なグラフィックモードを提供する
ことができないだけでなく、多数の画像メモリ５を必要
とする関係で、コスト的な負担が大である等の課題があ
った。
路８へのチップセレクト信号により中央処理装置４から
表示制御装置３が切り離されても、表示装置２の表示に
必要なデータは、画像メモリ５から読み出されているた
め、この画像メモリ５に対し境界を異にする他の表示制
御装置３を越境させてまでアクセスさせるのは不可能で
あり、結局、表示装置２と画像メモリ５の１対１の対応
関係を崩すことができないために、画像メモリ５に格納
された画像データを複数の表示装置２が自由に利用しあ
うわけにいかず、多彩なグラフィックモードを提供する
ことができないだけでなく、多数の画像メモリ５を必要
とする関係で、コスト的な負担が大である等の課題があ
った。
［課題を解決するための手段］ この発明は、上記課題を解決したものであり、中央処
理装置と画像メモリの間に設けた表示制御装置が、中央
処理装置から画像メモリへの描画データの書き込みと、
画像メモリからの表示装置への表示データの読み出しを
制御する画像表示システムであって、前記表示制御装置
と画像メモリを結ぶメモリ制御線に、非選択指令を受け
たときに他の表示制御装置による前記画像メモリへのア
クセスを許容する競合防止手段を設けて構成したことを
特徴とするものである。
理装置と画像メモリの間に設けた表示制御装置が、中央
処理装置から画像メモリへの描画データの書き込みと、
画像メモリからの表示装置への表示データの読み出しを
制御する画像表示システムであって、前記表示制御装置
と画像メモリを結ぶメモリ制御線に、非選択指令を受け
たときに他の表示制御装置による前記画像メモリへのア
クセスを許容する競合防止手段を設けて構成したことを
特徴とするものである。
［作用］ この発明は、中央処理装置から画像メモリヘの描画デ
ータの書き込みと、画像メモリから表示装置への表示デ
ータの読み出しを制御する表示制御装置のメモリ制御線
に、非選択指令を受けたときに他の表示制御装置による
前記画像メモリへのアクセスを許容する競合防止手段を
設け、画像メモリの表示データを互いに競合することな
く複数の表示装置が利用しあえるようにする。
ータの書き込みと、画像メモリから表示装置への表示デ
ータの読み出しを制御する表示制御装置のメモリ制御線
に、非選択指令を受けたときに他の表示制御装置による
前記画像メモリへのアクセスを許容する競合防止手段を
設け、画像メモリの表示データを互いに競合することな
く複数の表示装置が利用しあえるようにする。
［実施例］ 以下、この発明の実施例について、第1,2図を参照し
て説明する。第１図は、この発明の画像表示システムの
一実施例を示す回路構成図である。
て説明する。第１図は、この発明の画像表示システムの
一実施例を示す回路構成図である。
第１図に示す画像表示システム21は、２個の表示装置
２が１個の画像メモリ５を共用できるよう、２個の表示
制御装置22と単一の画像メモリ５を結ぶメモリ制御線23
に、非選択指令を受けたときに他の表示制御装置22によ
る画像メモリ５ヘのアクセスを許容する競合防止手段を
設けたものである。実施例に示した競合防止手段は、非
選択指令を受けてメモリ制御線23をハイインピーダンス
に固定するトライステートバッファ24を、ワイアードオ
ア接続により画像メモリ５に接続して構成してある。25
は、ワイアードオア接続点と画像メモリ５の間を結ぶメ
モリ制御線23を、電源Vccに接続するプルアップ抵抗で
ある。
２が１個の画像メモリ５を共用できるよう、２個の表示
制御装置22と単一の画像メモリ５を結ぶメモリ制御線23
に、非選択指令を受けたときに他の表示制御装置22によ
る画像メモリ５ヘのアクセスを許容する競合防止手段を
設けたものである。実施例に示した競合防止手段は、非
選択指令を受けてメモリ制御線23をハイインピーダンス
に固定するトライステートバッファ24を、ワイアードオ
ア接続により画像メモリ５に接続して構成してある。25
は、ワイアードオア接続点と画像メモリ５の間を結ぶメ
モリ制御線23を、電源Vccに接続するプルアップ抵抗で
ある。
非選択指令となるトライステート入力は、中央処理装
置４に接続した選択回路26により与えられる。また、実
施例では、選択回路26から出力される非選択指令を、制
御回路７の制御機能を無効とする信号として利用するた
め、制御回路７には非選択指令を入力するための入力端
子7aが設けてある。
置４に接続した選択回路26により与えられる。また、実
施例では、選択回路26から出力される非選択指令を、制
御回路７の制御機能を無効とする信号として利用するた
め、制御回路７には非選択指令を入力するための入力端
子7aが設けてある。
トライステートバッファ24は、周知のごとく、トライ
ステート入力端子への信号の与え方によって、信号を伝
えるオン状態と信号を遮断するオフ状態、さらに実質的
なオープン状態であるハイインピーダンス状態の３状態
をとることが知られている。このため、一方のトライス
テートバッファ24を、選択回路26からの非選択指令をも
ってハイインピーダンス状態とすることで回路から切り
離すことにより、残る他方のトライステートバッファ24
にだけ画像メモリ５に対するアクセスを許容することが
できる。
ステート入力端子への信号の与え方によって、信号を伝
えるオン状態と信号を遮断するオフ状態、さらに実質的
なオープン状態であるハイインピーダンス状態の３状態
をとることが知られている。このため、一方のトライス
テートバッファ24を、選択回路26からの非選択指令をも
ってハイインピーダンス状態とすることで回路から切り
離すことにより、残る他方のトライステートバッファ24
にだけ画像メモリ５に対するアクセスを許容することが
できる。
その結果、メモリ制御線23は、他方のトライステート
バッファ24に通ずる制御回路７が占有することになり、
画像メモリ５から読み出された表示データが、並・直列
変換回路６を介して表示装置２に送り込まれる。また、
これとは逆に、他方のトライステートバッファ24をハイ
インピーダンス状態とすることにより、一方のトライス
テートバッファ24に通ずる制御回路７にメモリ制御線23
を占有させることもできる。
バッファ24に通ずる制御回路７が占有することになり、
画像メモリ５から読み出された表示データが、並・直列
変換回路６を介して表示装置２に送り込まれる。また、
これとは逆に、他方のトライステートバッファ24をハイ
インピーダンス状態とすることにより、一方のトライス
テートバッファ24に通ずる制御回路７にメモリ制御線23
を占有させることもできる。
このように、上記画像表示システム21は、中央処理装
置４から画像メモリ５への描画データの書き込みと、画
像メモリ５から表示装置２への表示データの読み出しを
制御する表示制御装置22のメモリ制御線23に競合防止手
段を設け、非選択指令を受けたときに他の表示制御装置
22による画像メモリ５へのアクセスを許容する構成とし
たから、画像メモリ５の表示データを互いに競合するこ
となく複数の表示装置２が利用しあうことができ、表示
装置２ごとに画像メモリ５を配していた従来の画像表示
システム１等に比べ、遥かに低コストで豊富な画像表示
が可能である。
置４から画像メモリ５への描画データの書き込みと、画
像メモリ５から表示装置２への表示データの読み出しを
制御する表示制御装置22のメモリ制御線23に競合防止手
段を設け、非選択指令を受けたときに他の表示制御装置
22による画像メモリ５へのアクセスを許容する構成とし
たから、画像メモリ５の表示データを互いに競合するこ
となく複数の表示装置２が利用しあうことができ、表示
装置２ごとに画像メモリ５を配していた従来の画像表示
システム１等に比べ、遥かに低コストで豊富な画像表示
が可能である。
また、非選択指令を受けてメモリ制御線23をハイイン
ピーダンスに固定するトライステートバッファ24を、ワ
イアードオア接続により画像メモリ５に接続することで
競合防止手段を構成したから、画像メモリ５を共用する
複数の表示制御装置22に対し、トライステートバッファ
24の一つを除いてすべてに非選択指令を与えることで、
アクセス可能な表示制御装置22を選択することができ、
簡単でしかも確実な競合排除が可能である。
ピーダンスに固定するトライステートバッファ24を、ワ
イアードオア接続により画像メモリ５に接続することで
競合防止手段を構成したから、画像メモリ５を共用する
複数の表示制御装置22に対し、トライステートバッファ
24の一つを除いてすべてに非選択指令を与えることで、
アクセス可能な表示制御装置22を選択することができ、
簡単でしかも確実な競合排除が可能である。
なお、上記実施例では、競合防止手段として、トライ
ステートバッファ24のワイアードオア接続回路を用いた
が、第２図に示す画像表示システム31のごとく、選択回
路26からの非選択指令を受けてメモリ制御線23をハイレ
ベルに固定するオアゲート回路32を、アンドゲート回路
33を介して画像メモリ５に接続することで競合防止手段
を構成することもできる。この場合、画像メモリ５を共
用する複数の表示制御装置34に対し、オアゲート回路32
の一つを除いてすべてハイレベル出力状態とすることに
より、アクセス可能な表示制御装置34を選択することが
でき、簡単でしかも確実な競合排除が可能である。
ステートバッファ24のワイアードオア接続回路を用いた
が、第２図に示す画像表示システム31のごとく、選択回
路26からの非選択指令を受けてメモリ制御線23をハイレ
ベルに固定するオアゲート回路32を、アンドゲート回路
33を介して画像メモリ５に接続することで競合防止手段
を構成することもできる。この場合、画像メモリ５を共
用する複数の表示制御装置34に対し、オアゲート回路32
の一つを除いてすべてハイレベル出力状態とすることに
より、アクセス可能な表示制御装置34を選択することが
でき、簡単でしかも確実な競合排除が可能である。
また、上記各実施例では、表示制御装置22又は34内の
制御回路７に、その制御機能を有効又は無効にするため
の入力端子7aを設けたが、この入力端子7aを設ける代わ
りに、中央処理装置４からの命令（コマンド）により制
御回路７の制御機能を支配する構成としてもよい。この
場合、命令の転送期間中インタフェース回路８の一部は
動作状態としておくとよい。
制御回路７に、その制御機能を有効又は無効にするため
の入力端子7aを設けたが、この入力端子7aを設ける代わ
りに、中央処理装置４からの命令（コマンド）により制
御回路７の制御機能を支配する構成としてもよい。この
場合、命令の転送期間中インタフェース回路８の一部は
動作状態としておくとよい。
［発明の効果］ 以上説明したように、この発明は、中央処理装置から
画像メモリへの描画データの書き込みと、画像メモリか
ら表示装置への表示データの読み出しを制御する表示制
御装置のメモリ制御線に競合防止手段を設け、非選択指
令を受けたときに他の表示制御装置による前記画像メモ
リへのアクセスを許容する構成としたから、画像メモリ
の表示データを互いに競合することなく複数の表示装置
が利用しあうことができ、表示装置ごとに画像メモリを
配していた従来の画像表示システム等に比べ、遥かに低
コストで豊富な画像表示が可能である等の優れた効果を
奏する。
画像メモリへの描画データの書き込みと、画像メモリか
ら表示装置への表示データの読み出しを制御する表示制
御装置のメモリ制御線に競合防止手段を設け、非選択指
令を受けたときに他の表示制御装置による前記画像メモ
リへのアクセスを許容する構成としたから、画像メモリ
の表示データを互いに競合することなく複数の表示装置
が利用しあうことができ、表示装置ごとに画像メモリを
配していた従来の画像表示システム等に比べ、遥かに低
コストで豊富な画像表示が可能である等の優れた効果を
奏する。
また、この発明は、非選択指令を受けてメモリ制御線
をハイインピーダンスに固定するトライステートバッフ
ァを、ワイアードオア接続により画像メモリに接続する
ことで競合防止手段を構成したから、画像メモリを共用
する複数の表示制御装置に対し、トライステートバッフ
ァの一つを除いてすべてに非選択指令を与えることで、
アクセス可能な表示制御装置を選択することができ、簡
単でしかも確実な競合排除が可能である等の効果を奏す
る。
をハイインピーダンスに固定するトライステートバッフ
ァを、ワイアードオア接続により画像メモリに接続する
ことで競合防止手段を構成したから、画像メモリを共用
する複数の表示制御装置に対し、トライステートバッフ
ァの一つを除いてすべてに非選択指令を与えることで、
アクセス可能な表示制御装置を選択することができ、簡
単でしかも確実な競合排除が可能である等の効果を奏す
る。
さらにまた、この発明は、非選択指令を受けて前記メ
モリ制御線をハイレベルに固定するオアゲート回路を、
アンドゲート回路を介して画像メモリに接続することで
競合防止手段を構成したから、画像メモリを共用する複
数の表示制御装置に対し、オアゲート回路の一つを除い
てすべてハイレベル出力状態とすることにより、アクセ
ス可能な表示制御装置を選択することができ、簡単でし
かも確実な競合排除が可能である等の効果を奏する。
モリ制御線をハイレベルに固定するオアゲート回路を、
アンドゲート回路を介して画像メモリに接続することで
競合防止手段を構成したから、画像メモリを共用する複
数の表示制御装置に対し、オアゲート回路の一つを除い
てすべてハイレベル出力状態とすることにより、アクセ
ス可能な表示制御装置を選択することができ、簡単でし
かも確実な競合排除が可能である等の効果を奏する。
第１図は、この発明の画像表示システムの一実施例を示
す回路構成図、第２図は、この発明の画像表示システム
の他の実施例を示す回路構成図、第３図は、従来の画像
表示システムの一例を示す回路構成図である。 ２……表示装置,4……中央処理装置,5……画像メモリ,2
1,31……画像表示システム,22,34……表示制御装置,23
……メモリ制御線,24……トライステートバッファ,32…
…オアゲート回路,33……アンドゲート回路。
す回路構成図、第２図は、この発明の画像表示システム
の他の実施例を示す回路構成図、第３図は、従来の画像
表示システムの一例を示す回路構成図である。 ２……表示装置,4……中央処理装置,5……画像メモリ,2
1,31……画像表示システム,22,34……表示制御装置,23
……メモリ制御線,24……トライステートバッファ,32…
…オアゲート回路,33……アンドゲート回路。
Claims (3)
- 【請求項１】中央処理装置と画像メモリの間に設けた表
示制御装置が、中央処理装置から画像メモリへの描画デ
ータの書き込みと、画像メモリから表示装置への表示デ
ータの読み出しを制御する画像表示システムであって、
前記表示制御装置と画像メモリを結ぶメモリ制御線に、
非選択指令を受けたときに他の表示制御装置による前記
画像メモリへのアクセスを許容する競合防止手段を設け
てなる画像表示システム。 - 【請求項２】前記競合防止手段は、非選択指令を受けて
前記メモリ制御線をハイインピーダンスに固定するトラ
イステートバッファを、ワイアードオア接続により前記
画像メモリに接続してなることを特徴とする特許請求の
範囲第１項記載の画像表示システム。 - 【請求項３】前記競合防止手段は、非選択指令を受けて
前記メモリ制御線をハイレベルに固定するオアゲート回
路を、アンドゲート回路を介して前記画像メモリに接続
してなることを特徴とする特許請求の範囲第１項記載の
画像表示システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63094909A JP2642132B2 (ja) | 1988-04-18 | 1988-04-18 | 画像表示システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63094909A JP2642132B2 (ja) | 1988-04-18 | 1988-04-18 | 画像表示システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01266592A JPH01266592A (ja) | 1989-10-24 |
| JP2642132B2 true JP2642132B2 (ja) | 1997-08-20 |
Family
ID=14123138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63094909A Expired - Lifetime JP2642132B2 (ja) | 1988-04-18 | 1988-04-18 | 画像表示システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642132B2 (ja) |
-
1988
- 1988-04-18 JP JP63094909A patent/JP2642132B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01266592A (ja) | 1989-10-24 |
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