JPH0721054A - 半導体集積回路のテスト方法 - Google Patents
半導体集積回路のテスト方法Info
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- JPH0721054A JPH0721054A JP5165284A JP16528493A JPH0721054A JP H0721054 A JPH0721054 A JP H0721054A JP 5165284 A JP5165284 A JP 5165284A JP 16528493 A JP16528493 A JP 16528493A JP H0721054 A JPH0721054 A JP H0721054A
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- bus
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Abstract
(57)【要約】
【目的】 本発明は、ＣＰＵを搭載したＡＳＩＣにおい
て、大容量のＲＡＭや広い領域に配置する周辺回路を搭
載しても、ＣＰＵのテストパターンを作成し直す必要が
なく、設計時間が軽減でき、設計効率を向上することが
できる半導体集積回路のテスト方法を提供することを目
的とする。 【構成】 同一アドレス空間で命令コードとデータとを
アクセスし、このアドレス空間中に周辺回路に割り当て
インタフェースするＣＰＵを搭載する半導体集積回路に
おいて、複数のテスト状態を発生し、第１のテスト状態
では内部アドレスバス・データバスをＣＰＵから切り離
して周辺回路のみのテストを行い、第２のテスト状態で
はＣＰＵを内部アドレスバスと内部データバスとに接続
し、それぞれ外部アドレスバス・外部データバスとにイ
ンタフェースし、外部からＣＰＵへのデータ入力ができ
る。
て、大容量のＲＡＭや広い領域に配置する周辺回路を搭
載しても、ＣＰＵのテストパターンを作成し直す必要が
なく、設計時間が軽減でき、設計効率を向上することが
できる半導体集積回路のテスト方法を提供することを目
的とする。 【構成】 同一アドレス空間で命令コードとデータとを
アクセスし、このアドレス空間中に周辺回路に割り当て
インタフェースするＣＰＵを搭載する半導体集積回路に
おいて、複数のテスト状態を発生し、第１のテスト状態
では内部アドレスバス・データバスをＣＰＵから切り離
して周辺回路のみのテストを行い、第２のテスト状態で
はＣＰＵを内部アドレスバスと内部データバスとに接続
し、それぞれ外部アドレスバス・外部データバスとにイ
ンタフェースし、外部からＣＰＵへのデータ入力ができ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路のテスト
方法の改良に関する。特に、ＣＰＵを搭載したＡＳＩＣ
（Application Specific IC ）において、大容量のＲＡ
Ｍや広い領域に配置する周辺回路を搭載しても、ＣＰＵ
のテストパターンを作成し直す必要がなく、設計時間が
軽減でき、設計効率を向上することができる半導体集積
回路のテスト方法を提供することを目的とする改良に関
する。
方法の改良に関する。特に、ＣＰＵを搭載したＡＳＩＣ
（Application Specific IC ）において、大容量のＲＡ
Ｍや広い領域に配置する周辺回路を搭載しても、ＣＰＵ
のテストパターンを作成し直す必要がなく、設計時間が
軽減でき、設計効率を向上することができる半導体集積
回路のテスト方法を提供することを目的とする改良に関
する。
【０００２】
【従来の技術】近年の半導体デバイスの高集積化技術の
進歩により、ＣＰＵを搭載したＡＳＩＣが可能となり、
搭載するＣＰＵの周辺回路も回路規模が大きくなり、大
容量ＲＯＭ・ＲＡＭも搭載されるようになってきてい
る。このため、ＡＳＩＣの設計においては、設計の負担
増を抑制するため既存のＣＰＵを使用して設計してい
る。そこで、既存のＣＰＵについて提供されるテストパ
ターンが動作する回路構成にしなければならない。
進歩により、ＣＰＵを搭載したＡＳＩＣが可能となり、
搭載するＣＰＵの周辺回路も回路規模が大きくなり、大
容量ＲＯＭ・ＲＡＭも搭載されるようになってきてい
る。このため、ＡＳＩＣの設計においては、設計の負担
増を抑制するため既存のＣＰＵを使用して設計してい
る。そこで、既存のＣＰＵについて提供されるテストパ
ターンが動作する回路構成にしなければならない。
【０００３】このため、ＣＰＵ内蔵のＡＳＩＣでは、新
たにチップ内に取り込みたい機能（周辺回路）を設計
し、ＣＰＵのバスを接続し、通常時あるいは試験時に、
内蔵したＣＰＵのバスをチップの外部に出すことによっ
て、内蔵したＣＰＵや周辺回路の試験を行う。
たにチップ内に取り込みたい機能（周辺回路）を設計
し、ＣＰＵのバスを接続し、通常時あるいは試験時に、
内蔵したＣＰＵのバスをチップの外部に出すことによっ
て、内蔵したＣＰＵや周辺回路の試験を行う。
【０００４】以下、図面を参照して、従来技術に係る半
導体集積回路のテスト方法について説明する。
導体集積回路のテスト方法について説明する。
【０００５】図３参照 図３は従来技術に係る半導体集積回路のテスト方法の説
明図である。
明図である。
【０００６】図において、１はＣＰＵであり、２は内部
アドレスバスであり、３は内部データバスである。４は
テスト信号発生回路であり、５はモード信号発生回路で
ある。８は周辺回路であり、９はＲＯＭである。６は、
上記の周辺回路８を特定のアドレス領域に配置するデコ
ーダであり、７は、上記のＲＯＭ９を特定のアドレス領
域に配置するデコーダである。１０はアドレスバッファ
であり、１１はデータ入出力バッファである。１２は、
内部アドレスバス２と外部アドレスバス１４の入出力を
切り替えるアドレスバス入出力切替えバッファであり、
１３は、内部データバス３と外部データバス１５の入出
力を切り替えるデータバス入出力切替えバッファであ
る。１６はＣＰＵアドレスバスであり、１７はＣＰＵデ
ータバスである。１８はＣＰＵ１への入力データバスで
あり、１９はＣＰＵ１の出力データバスである。２０は
内部データバス入力と外部データバス入力との一方を選
択するデータバス入力セレクタであり。２１は内部領域
デコーダである。３１は内部領域デコーダの出力信号で
あり、３２は周辺回路テストモード信号であり、３３は
領域切替え信号群である。
アドレスバスであり、３は内部データバスである。４は
テスト信号発生回路であり、５はモード信号発生回路で
ある。８は周辺回路であり、９はＲＯＭである。６は、
上記の周辺回路８を特定のアドレス領域に配置するデコ
ーダであり、７は、上記のＲＯＭ９を特定のアドレス領
域に配置するデコーダである。１０はアドレスバッファ
であり、１１はデータ入出力バッファである。１２は、
内部アドレスバス２と外部アドレスバス１４の入出力を
切り替えるアドレスバス入出力切替えバッファであり、
１３は、内部データバス３と外部データバス１５の入出
力を切り替えるデータバス入出力切替えバッファであ
る。１６はＣＰＵアドレスバスであり、１７はＣＰＵデ
ータバスである。１８はＣＰＵ１への入力データバスで
あり、１９はＣＰＵ１の出力データバスである。２０は
内部データバス入力と外部データバス入力との一方を選
択するデータバス入力セレクタであり。２１は内部領域
デコーダである。３１は内部領域デコーダの出力信号で
あり、３２は周辺回路テストモード信号であり、３３は
領域切替え信号群である。
【０００７】まず、図３に示す半導体集積回路の通常時
の動作について説明する。ＣＰＵ１はＣＰＵアドレスバ
ス１６からアドレスバッファ１０を介して内部アドレス
バス２にアドレスを出力し、ＣＰＵデータバス１７に出
力したデータはデータ入出力バッファ１１を介してデー
タ出力バス１９を通り内部データバス３に出力する。デ
ータ取り込みはデータバス入力セレクタ２０からデータ
入出力バッファ１１を介してＣＰＵデータバス１７を通
って行われる。モードが外部拡張モードの場合には、内
部アドレスバス２のアドレスデータは、アドレスバス入
出力切替えバッファ１２を介して外部アドレスバス１４
に出力し、内部データバス３のデータはデータバス入出
力切替えバッファ１３を介して外部データバス１５に出
力される。また、外部拡張モードにおけるデータ取り込
みは、内部領域デコーダ２１からの出力信号３１によっ
て内部データバス入力か外部データバス入力かをデータ
バス入力セレクタ２０が選択して行われる。ところで、
周辺回路にＲＯＭ９のように大きなアドレス領域を割り
当てると、外部バスからのデータを入力できるアドレス
領域が少なくなるため、モード信号発生回路５から出力
される領域切替え信号群３３によって、外部にアクセス
できるように内部領域デコーダ２１の領域を変更する。
の動作について説明する。ＣＰＵ１はＣＰＵアドレスバ
ス１６からアドレスバッファ１０を介して内部アドレス
バス２にアドレスを出力し、ＣＰＵデータバス１７に出
力したデータはデータ入出力バッファ１１を介してデー
タ出力バス１９を通り内部データバス３に出力する。デ
ータ取り込みはデータバス入力セレクタ２０からデータ
入出力バッファ１１を介してＣＰＵデータバス１７を通
って行われる。モードが外部拡張モードの場合には、内
部アドレスバス２のアドレスデータは、アドレスバス入
出力切替えバッファ１２を介して外部アドレスバス１４
に出力し、内部データバス３のデータはデータバス入出
力切替えバッファ１３を介して外部データバス１５に出
力される。また、外部拡張モードにおけるデータ取り込
みは、内部領域デコーダ２１からの出力信号３１によっ
て内部データバス入力か外部データバス入力かをデータ
バス入力セレクタ２０が選択して行われる。ところで、
周辺回路にＲＯＭ９のように大きなアドレス領域を割り
当てると、外部バスからのデータを入力できるアドレス
領域が少なくなるため、モード信号発生回路５から出力
される領域切替え信号群３３によって、外部にアクセス
できるように内部領域デコーダ２１の領域を変更する。
【０００８】つぎに、従来技術に係るテスト方法につい
て説明する。上記のように、ＣＰＵのテストは、外部か
らＣＰＵにプログラムやデータを入力することで行わ
れ、ＣＰＵのテストパターンは内部領域デコーダ２１で
示す外部アドレス領域を使用して入力される。また、周
辺回路のテストにおいては、テスト信号発生回路４から
の周辺回路テストモード信号３２によりアドレスバッフ
ァ１０の出力インピーダンスとデータバッファ１１の出
力インピーダンスとをハイ・インピーダンスにして内部
アドレスバス２と内部データバス３とからＣＰＵ１を切
り離し、外部アドレスバス１４からの入力を内部アドレ
スバス２に入力できるようにし、外部データバス１５を
データバス入出力切替えバッファ１３を介して内部デー
タバス３に入出力できるようにして、周辺回路のみのテ
ストを行う。新たに周辺回路を作成してもＣＰＵと無関
係にテストパターンを作成できるし、既存の周辺回路の
アドレスを変えて組み込む場合でもテストパターンのア
ドレスを変えるだけでよい。しかし、周辺回路を配置で
きる領域は、ＣＰＵのテストで使用していない領域に限
定され、ＣＰＵのテストで使用しているアドレスを使用
すると外部からデータを入力できず、内部の周辺回路の
データを読み込むため、テストができなくなる。
て説明する。上記のように、ＣＰＵのテストは、外部か
らＣＰＵにプログラムやデータを入力することで行わ
れ、ＣＰＵのテストパターンは内部領域デコーダ２１で
示す外部アドレス領域を使用して入力される。また、周
辺回路のテストにおいては、テスト信号発生回路４から
の周辺回路テストモード信号３２によりアドレスバッフ
ァ１０の出力インピーダンスとデータバッファ１１の出
力インピーダンスとをハイ・インピーダンスにして内部
アドレスバス２と内部データバス３とからＣＰＵ１を切
り離し、外部アドレスバス１４からの入力を内部アドレ
スバス２に入力できるようにし、外部データバス１５を
データバス入出力切替えバッファ１３を介して内部デー
タバス３に入出力できるようにして、周辺回路のみのテ
ストを行う。新たに周辺回路を作成してもＣＰＵと無関
係にテストパターンを作成できるし、既存の周辺回路の
アドレスを変えて組み込む場合でもテストパターンのア
ドレスを変えるだけでよい。しかし、周辺回路を配置で
きる領域は、ＣＰＵのテストで使用していない領域に限
定され、ＣＰＵのテストで使用しているアドレスを使用
すると外部からデータを入力できず、内部の周辺回路の
データを読み込むため、テストができなくなる。
【０００９】
【発明が解決しようとする課題】上記のように、従来技
術に係るテスト方法においては、新たに組み込む周辺回
路のアドレスを既存ＣＰＵのテストで使用していると、
テスト時に使用していないアドレスにマッピングし直さ
なければならない。しかし、高集積化を図って大容量の
ＲＡＭや広い領域に配置する周辺回路を搭載すると、Ｃ
ＰＵのテストパターンを作り直す等の処置を必要とし、
設計時間が長大化し、設計効率が低下すると言う欠点が
従来技術にはある。
術に係るテスト方法においては、新たに組み込む周辺回
路のアドレスを既存ＣＰＵのテストで使用していると、
テスト時に使用していないアドレスにマッピングし直さ
なければならない。しかし、高集積化を図って大容量の
ＲＡＭや広い領域に配置する周辺回路を搭載すると、Ｃ
ＰＵのテストパターンを作り直す等の処置を必要とし、
設計時間が長大化し、設計効率が低下すると言う欠点が
従来技術にはある。
【００１０】本発明の目的は、この欠点を解消すること
にあり、ＣＰＵを搭載したＡＳＩＣにおいて、大容量の
ＲＡＭや広い領域に配置する周辺回路を搭載しても、Ｃ
ＰＵのテストパターンを作成し直す必要がなく、設計時
間が軽減でき、設計効率を向上することができる半導体
集積回路のテスト方法を提供することにある。
にあり、ＣＰＵを搭載したＡＳＩＣにおいて、大容量の
ＲＡＭや広い領域に配置する周辺回路を搭載しても、Ｃ
ＰＵのテストパターンを作成し直す必要がなく、設計時
間が軽減でき、設計効率を向上することができる半導体
集積回路のテスト方法を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的は、下記のい
ずれの手段をもっても達成できる。
ずれの手段をもっても達成できる。
【００１２】第１の手段は、同一アドレス空間で命令コ
ードとデータとをアクセスし、このアドレス空間中に周
辺回路に割当てインタフェースするＣＰＵを搭載した半
導体集積回路で、前記のＣＰＵが半導体集積回路内の周
辺回路をアクセスするのか、半導体集積回路の外部アド
レス領域をアクセスするのかをアドレスの値で判別し、
前記のＣＰＵへ内部データバスからデータを入力するの
か、外部のデータバスからデータを入力するのかを選択
可能な半導体集積回路のテスト方法において、複数のテ
スト状態を発生し、第１のテスト状態では内部のデータ
バスと内部のアドレスバスとをＣＰＵから切離し、外部
からのアドレス入力を可能とし外部データバスの入出力
により内部周辺回路にアクセス可能となし、第２のテス
ト状態ではＣＰＵを内部アドレスバスと内部データバス
とに接続し、それぞれ外部アドレスバスと外部データバ
スとにインタフェースし、外部からＣＰＵへのデータ入
力ができるアドレス領域を、特定のアドレス領域に切り
替える半導体集積回路のテスト方法である。
ードとデータとをアクセスし、このアドレス空間中に周
辺回路に割当てインタフェースするＣＰＵを搭載した半
導体集積回路で、前記のＣＰＵが半導体集積回路内の周
辺回路をアクセスするのか、半導体集積回路の外部アド
レス領域をアクセスするのかをアドレスの値で判別し、
前記のＣＰＵへ内部データバスからデータを入力するの
か、外部のデータバスからデータを入力するのかを選択
可能な半導体集積回路のテスト方法において、複数のテ
スト状態を発生し、第１のテスト状態では内部のデータ
バスと内部のアドレスバスとをＣＰＵから切離し、外部
からのアドレス入力を可能とし外部データバスの入出力
により内部周辺回路にアクセス可能となし、第２のテス
ト状態ではＣＰＵを内部アドレスバスと内部データバス
とに接続し、それぞれ外部アドレスバスと外部データバ
スとにインタフェースし、外部からＣＰＵへのデータ入
力ができるアドレス領域を、特定のアドレス領域に切り
替える半導体集積回路のテスト方法である。
【００１３】第２の手段は、同一アドレス空間で命令コ
ードとデータとをアクセスし、このアドレス空間中に周
辺回路に割当てインタフェースするＣＰＵを搭載した半
導体集積回路で、前記のＣＰＵが半導体集積回路内の周
辺回路をアクセスするのか、半導体集積回路の外部アド
レス領域をアクセスするのかをアドレスの値で判別し、
外部アドレス領域をアクセスする場合、内部データバス
へ外部からのデータを入力することを可能とする半導体
集積回路のテスト方法において、複数のテスト状態を発
生し、第１のテスト状態では内部のデータバスと内部の
アドレスバスとをＣＰＵから切離し、外部からのアドレ
ス入力を可能とし外部データバスの入出力により内部周
辺回路にアクセス可能となし、第２のテスト状態ではＣ
ＰＵを内部アドレスバスと内部データバスとに接続し、
それぞれ外部アドレスバスと外部データバスとにインタ
フェースし、内部データバスへ外部データを入力するア
ドレス領域を、特定のアドレス領域に切り替え、第２の
テスト状態を示す信号により内部周辺回路のアドレスデ
コードをディセーブルにし、内部データバスに複数の周
辺回路のデータをアクセスすることを禁止する半導体集
積回路のテスト方法である。
ードとデータとをアクセスし、このアドレス空間中に周
辺回路に割当てインタフェースするＣＰＵを搭載した半
導体集積回路で、前記のＣＰＵが半導体集積回路内の周
辺回路をアクセスするのか、半導体集積回路の外部アド
レス領域をアクセスするのかをアドレスの値で判別し、
外部アドレス領域をアクセスする場合、内部データバス
へ外部からのデータを入力することを可能とする半導体
集積回路のテスト方法において、複数のテスト状態を発
生し、第１のテスト状態では内部のデータバスと内部の
アドレスバスとをＣＰＵから切離し、外部からのアドレ
ス入力を可能とし外部データバスの入出力により内部周
辺回路にアクセス可能となし、第２のテスト状態ではＣ
ＰＵを内部アドレスバスと内部データバスとに接続し、
それぞれ外部アドレスバスと外部データバスとにインタ
フェースし、内部データバスへ外部データを入力するア
ドレス領域を、特定のアドレス領域に切り替え、第２の
テスト状態を示す信号により内部周辺回路のアドレスデ
コードをディセーブルにし、内部データバスに複数の周
辺回路のデータをアクセスすることを禁止する半導体集
積回路のテスト方法である。
【００１４】
【作用】本発明に係る半導体集積回路のテスト方法にお
いては、複数のテスト状態を発生し、第１のテスト状態
では、従来技術と同様に、周辺回路をＣＰＵのバスから
切り離して外部からデータを入出力可能とすることで周
辺回路のみをテスト可能となし、第２のテスト状態では
ＣＰＵの外部データ入力は特定のアドレス領域のみとな
し、内部周辺回路のアドレスと上記の特定のアドレス領
域とが競合しても内部周辺回路のデータはＣＰＵに入力
されず、その結果、既存のＣＰＵのテストパターンを使
用できるので、ＣＰＵのテストパターンを新たに作成す
る必要がなく、内部周辺回路も自由なアドレス空間に配
置することができる。
いては、複数のテスト状態を発生し、第１のテスト状態
では、従来技術と同様に、周辺回路をＣＰＵのバスから
切り離して外部からデータを入出力可能とすることで周
辺回路のみをテスト可能となし、第２のテスト状態では
ＣＰＵの外部データ入力は特定のアドレス領域のみとな
し、内部周辺回路のアドレスと上記の特定のアドレス領
域とが競合しても内部周辺回路のデータはＣＰＵに入力
されず、その結果、既存のＣＰＵのテストパターンを使
用できるので、ＣＰＵのテストパターンを新たに作成す
る必要がなく、内部周辺回路も自由なアドレス空間に配
置することができる。
【００１５】
【実施例】以下、図面を参照しつゝ、本発明の２実施例
に係る半導体集積回路のテスト方法について説明する。
に係る半導体集積回路のテスト方法について説明する。
【００１６】図１は、本発明の第１実施例（請求項１に
対応）に係る半導体集積回路のテスト方法の説明図であ
る。
対応）に係る半導体集積回路のテスト方法の説明図であ
る。
【００１７】図１参照 図において、１はＣＰＵであり、２は内部アドレスバス
であり、３は内部データバスである。４はテスト信号発
生回路であり、５はモード信号発生回路である。８は周
辺回路であり、９はＲＯＭである。６は、上記の周辺回
路８を特定のアドレス領域に配置するデコーダであり、
７は、上記のＲＯＭ９を特定のアドレス領域に配置する
デコーダである。１０はアドレスバッファであり、１１
はデータ入出力バッファである。１２は、内部アドレス
バス２と外部アドレスバス１４の入出力を切り替えるア
ドレスバス入出力切替えバッファであり、１３は、内部
データバス３と外部データバス１５の入出力を切り替え
るデータバス入出力切替えバッファである。１６はＣＰ
Ｕアドレスバスであり、１７はＣＰＵデータバスであ
る。１８はＣＰＵ１への入力データバスであり、１９は
ＣＰＵ１の出力データバスである。２０は内部データバ
ス入力と外部データバス入力との一方を選択するデータ
バス入力セレクタであり。２１は内部領域デコーダであ
る。２２は本発明の要旨に係るＣＰＵテスト領域デコー
ダである。２３は本発明の要旨に係るデコーダセレクタ
であり、上記の内部領域デコーダ２１の出力信号３１と
上記のＣＰＵテスト領域デコーダ２２の出力信号３５の
いずれか一方を選択して出力信号３６となす。３２は周
辺回路テストモード信号であり、３３は領域切替え信号
群である。３４はＣＰＵテスト信号である。
であり、３は内部データバスである。４はテスト信号発
生回路であり、５はモード信号発生回路である。８は周
辺回路であり、９はＲＯＭである。６は、上記の周辺回
路８を特定のアドレス領域に配置するデコーダであり、
７は、上記のＲＯＭ９を特定のアドレス領域に配置する
デコーダである。１０はアドレスバッファであり、１１
はデータ入出力バッファである。１２は、内部アドレス
バス２と外部アドレスバス１４の入出力を切り替えるア
ドレスバス入出力切替えバッファであり、１３は、内部
データバス３と外部データバス１５の入出力を切り替え
るデータバス入出力切替えバッファである。１６はＣＰ
Ｕアドレスバスであり、１７はＣＰＵデータバスであ
る。１８はＣＰＵ１への入力データバスであり、１９は
ＣＰＵ１の出力データバスである。２０は内部データバ
ス入力と外部データバス入力との一方を選択するデータ
バス入力セレクタであり。２１は内部領域デコーダであ
る。２２は本発明の要旨に係るＣＰＵテスト領域デコー
ダである。２３は本発明の要旨に係るデコーダセレクタ
であり、上記の内部領域デコーダ２１の出力信号３１と
上記のＣＰＵテスト領域デコーダ２２の出力信号３５の
いずれか一方を選択して出力信号３６となす。３２は周
辺回路テストモード信号であり、３３は領域切替え信号
群である。３４はＣＰＵテスト信号である。
【００１８】まず、図１に示す半導体集積回路の通常時
の動作について説明する。ＣＰＵ１はＣＰＵアドレスバ
ス６からアドレスバッファ１０を介して内部アドレスバ
ス２にアドレスを出力し、ＣＰＵデータバス１７に出力
したデータはデータ入出力バッファ１１を介して出力デ
ータバス１９を通り内部データバス３に出力する。出力
データは、内部アドレスバス２で指定するアドレスに配
置した周辺回路８に書き込まれる。また、データ取り込
みにおいては、ＣＰＵ１から内部アドレスバス２に出力
されたアドレスに配置された周辺回路８やＲＯＭ９のデ
ータが、内部データバス３に出力されデータバス入力セ
レクタ２０とデータ入出力バッファ１１とを介してＣＰ
Ｕデータバス１７を通ってＣＰＵ１にプログラムまたは
データとして取り込まれる。この場合、内部領域のみが
必要であり、外部アドレスバス１４や外部データバス１
５で使用している端子は他の周辺回路で使用可能となっ
ている。また、モード信号発生回路５からの領域切替え
信号群３３により、内部領域デコーダ２１の出力信号３
１は全てのアドレス領域で内部であることを示し、テス
ト信号発生回路４からのＣＰＵテスト信号３４はディセ
ーブルであるので、デコーダセレクタ２３に入力された
出力信号３１はそのまゝデータバス入力セレクタ２０の
セレクト信号となり、常時内部データバス３を選択す
る。
の動作について説明する。ＣＰＵ１はＣＰＵアドレスバ
ス６からアドレスバッファ１０を介して内部アドレスバ
ス２にアドレスを出力し、ＣＰＵデータバス１７に出力
したデータはデータ入出力バッファ１１を介して出力デ
ータバス１９を通り内部データバス３に出力する。出力
データは、内部アドレスバス２で指定するアドレスに配
置した周辺回路８に書き込まれる。また、データ取り込
みにおいては、ＣＰＵ１から内部アドレスバス２に出力
されたアドレスに配置された周辺回路８やＲＯＭ９のデ
ータが、内部データバス３に出力されデータバス入力セ
レクタ２０とデータ入出力バッファ１１とを介してＣＰ
Ｕデータバス１７を通ってＣＰＵ１にプログラムまたは
データとして取り込まれる。この場合、内部領域のみが
必要であり、外部アドレスバス１４や外部データバス１
５で使用している端子は他の周辺回路で使用可能となっ
ている。また、モード信号発生回路５からの領域切替え
信号群３３により、内部領域デコーダ２１の出力信号３
１は全てのアドレス領域で内部であることを示し、テス
ト信号発生回路４からのＣＰＵテスト信号３４はディセ
ーブルであるので、デコーダセレクタ２３に入力された
出力信号３１はそのまゝデータバス入力セレクタ２０の
セレクト信号となり、常時内部データバス３を選択す
る。
【００１９】外部拡張モード時においては、内部アドレ
スバス２のアドレスデータは、アドレスバス入出力切替
えバッファ１２を介して外部アドレスバス１４に出力さ
れ、内部データバス３のデータはデータバス入出力切替
えバッファ１３を介して外部データバス１５に出力さ
れ、モード信号発生回路５からの領域切替え信号群３３
はディセーブルになり、内部領域デコーダ２１は周辺回
路８やＲＯＭ９のアドレス領域のみ内部領域としてデコ
ードし、この領域以外をデータバス入力セレクタ２０に
より外部データバス１５からのデータをＣＰＵ１に与え
る。また、モード信号発生回路５からの領域切替え信号
群３３によってＲＯＭ９の領域を外部領域とみなす設定
も可能である。
スバス２のアドレスデータは、アドレスバス入出力切替
えバッファ１２を介して外部アドレスバス１４に出力さ
れ、内部データバス３のデータはデータバス入出力切替
えバッファ１３を介して外部データバス１５に出力さ
れ、モード信号発生回路５からの領域切替え信号群３３
はディセーブルになり、内部領域デコーダ２１は周辺回
路８やＲＯＭ９のアドレス領域のみ内部領域としてデコ
ードし、この領域以外をデータバス入力セレクタ２０に
より外部データバス１５からのデータをＣＰＵ１に与え
る。また、モード信号発生回路５からの領域切替え信号
群３３によってＲＯＭ９の領域を外部領域とみなす設定
も可能である。
【００２０】つぎに、本発明の第１実施例に係るテスト
方法について説明する。まず、周辺回路８とＲＯＭ９を
テストする場合には、従来技術の場合と同様に、テスト
信号発生回路４からの周辺回路テストモード信号３２に
より、アドレスバッファ１０の出力インピーダンスとデ
ータバッファ１１の出力インピーダンスとをハイ・イン
ピーダンスにして、内部アドレスバス２と内部データバ
ス３とからＣＰＵ１を切り離し、外部アドレスバス１４
からアドレスバス入出力切替えバッファ１２を介して内
部アドレスバス２にアドレスデータを入力可能とし、外
部データバス１５からデータバス入出力切替えバッファ
１３を介して内部データバス３へのデータの入出力を可
能とする。これにより、外部からアドレスデータを内部
アドレスバス２に入力して個々のアドレスに配置された
周辺回路にアクセスして外部からデータを書き込んだ
り、外部にデータを出力することで、ＣＰＵの動作に関
係なく周辺回路をテストすることができる。
方法について説明する。まず、周辺回路８とＲＯＭ９を
テストする場合には、従来技術の場合と同様に、テスト
信号発生回路４からの周辺回路テストモード信号３２に
より、アドレスバッファ１０の出力インピーダンスとデ
ータバッファ１１の出力インピーダンスとをハイ・イン
ピーダンスにして、内部アドレスバス２と内部データバ
ス３とからＣＰＵ１を切り離し、外部アドレスバス１４
からアドレスバス入出力切替えバッファ１２を介して内
部アドレスバス２にアドレスデータを入力可能とし、外
部データバス１５からデータバス入出力切替えバッファ
１３を介して内部データバス３へのデータの入出力を可
能とする。これにより、外部からアドレスデータを内部
アドレスバス２に入力して個々のアドレスに配置された
周辺回路にアクセスして外部からデータを書き込んだ
り、外部にデータを出力することで、ＣＰＵの動作に関
係なく周辺回路をテストすることができる。
【００２１】また、ＣＰＵをテストする場合には、外部
拡張モードにし、テスト信号発生回路４からの周辺回路
テストモード信号３２をディセーブルとなし、ＣＰＵ１
は内部バスと外部バスのいずれをも使用できる状態にす
る。さらに、テスト信号発生回路４からのＣＰＵテスト
信号３４をアクティブとなし、デコーダセレクタ２３が
ＣＰＵテスト領域デコーダ２２からの出力信号３５を常
時選択するようにする。ＣＰＵテスト領域デコーダ２２
は、ＣＰＵテスト時にＣＰＵと共に動作しなければテス
トをすることができない一部の周辺回路のアドレス領域
を除いて残余の全てのアドレス領域を外部から入力され
るデータのアドレス領域とする。このことにより、既存
のＣＰＵのテストパターンを使用することができ、新た
にＣＰＵのテストパターンを作成する必要がない。
拡張モードにし、テスト信号発生回路４からの周辺回路
テストモード信号３２をディセーブルとなし、ＣＰＵ１
は内部バスと外部バスのいずれをも使用できる状態にす
る。さらに、テスト信号発生回路４からのＣＰＵテスト
信号３４をアクティブとなし、デコーダセレクタ２３が
ＣＰＵテスト領域デコーダ２２からの出力信号３５を常
時選択するようにする。ＣＰＵテスト領域デコーダ２２
は、ＣＰＵテスト時にＣＰＵと共に動作しなければテス
トをすることができない一部の周辺回路のアドレス領域
を除いて残余の全てのアドレス領域を外部から入力され
るデータのアドレス領域とする。このことにより、既存
のＣＰＵのテストパターンを使用することができ、新た
にＣＰＵのテストパターンを作成する必要がない。
【００２２】図２は、本発明の第２実施例（請求項２に
対応）に係る半導体集積回路のテスト方法の説明図であ
る。
対応）に係る半導体集積回路のテスト方法の説明図であ
る。
【００２３】図２参照 図における符号の説明は、第１実施例の場合と同一なの
で省略する。
で省略する。
【００２４】本実施例が第１実施例と相違する点は、第
１実施例で使用するデータバス入力セレクタ２０を本実
施例では使用せず、デコーダセレクタ２３の出力信号３
６がデータバス入出力切替えバッファ１３に入力され、
この出力信号３６によって、内部領域のみ使用の場合に
はデータバス入出力切替えバッファ１３は外部データバ
ス１５からのデータ入力を禁止し、外部拡張モード時に
はデータバス入出力切替えバッファ１３は外部データバ
ス１５からのデータを内部データバス３に出力させる点
と、ＣＰＵテスト信号３４は各周辺回路のデコーダ６に
も入力されＣＰＵのテスト時にはデコード信号はディセ
ーブルとなり、周辺回路が配置されたアドレスであって
も内部データバス３にデータを出力させない点と、領域
切替え信号群３３がＲＯＭ９のデコーダ７にも入力さ
れ、必要ないときにはＲＯＭ９から内部データバス３へ
の出力を禁止する点のみである。他の動作及びテストの
説明は第１実施例の場合と同一なので省略する。
１実施例で使用するデータバス入力セレクタ２０を本実
施例では使用せず、デコーダセレクタ２３の出力信号３
６がデータバス入出力切替えバッファ１３に入力され、
この出力信号３６によって、内部領域のみ使用の場合に
はデータバス入出力切替えバッファ１３は外部データバ
ス１５からのデータ入力を禁止し、外部拡張モード時に
はデータバス入出力切替えバッファ１３は外部データバ
ス１５からのデータを内部データバス３に出力させる点
と、ＣＰＵテスト信号３４は各周辺回路のデコーダ６に
も入力されＣＰＵのテスト時にはデコード信号はディセ
ーブルとなり、周辺回路が配置されたアドレスであって
も内部データバス３にデータを出力させない点と、領域
切替え信号群３３がＲＯＭ９のデコーダ７にも入力さ
れ、必要ないときにはＲＯＭ９から内部データバス３へ
の出力を禁止する点のみである。他の動作及びテストの
説明は第１実施例の場合と同一なので省略する。
【００２５】本実施例は第１実施例におけるデータバス
入力セレクタ２０を使用しないので第１実施例より簡略
化できる。
入力セレクタ２０を使用しないので第１実施例より簡略
化できる。
【００２６】
【発明の効果】以上説明したように、本発明に係る半導
体集積回路のテスト方法においては、複数のテスト状態
を発生し、第１のテスト状態では、周辺回路をＣＰＵの
バスから切り離して外部からデータを入出力可能とする
ことで周辺回路のみをテストすることができ、第２のテ
スト状態では、ＣＰＵの外部データ入力は特定のアドレ
ス領域のみとなし、内部周辺回路のアドレスと上記の特
定アドレス領域とが競合しても内部周辺回路のデータは
ＣＰＵに入力されることがないので、大規模周辺回路や
大容量ＲＯＭを搭載する場合でも、既存のＣＰＵのテス
トパターンを使用することができ、新たにＣＰＵのテス
トパターンを作成する必要がない。
体集積回路のテスト方法においては、複数のテスト状態
を発生し、第１のテスト状態では、周辺回路をＣＰＵの
バスから切り離して外部からデータを入出力可能とする
ことで周辺回路のみをテストすることができ、第２のテ
スト状態では、ＣＰＵの外部データ入力は特定のアドレ
ス領域のみとなし、内部周辺回路のアドレスと上記の特
定アドレス領域とが競合しても内部周辺回路のデータは
ＣＰＵに入力されることがないので、大規模周辺回路や
大容量ＲＯＭを搭載する場合でも、既存のＣＰＵのテス
トパターンを使用することができ、新たにＣＰＵのテス
トパターンを作成する必要がない。
【００２７】したがって、本発明は、ＣＰＵを搭載した
ＡＳＩＣにおいて、大容量のＲＡＭや広い領域に配置す
る周辺回路を搭載しても、ＣＰＵのテストパターンを作
成し直す必要がなく、設計時間が軽減でき、設計効率を
向上することができる半導体集積回路のテスト方法を提
供することができる。
ＡＳＩＣにおいて、大容量のＲＡＭや広い領域に配置す
る周辺回路を搭載しても、ＣＰＵのテストパターンを作
成し直す必要がなく、設計時間が軽減でき、設計効率を
向上することができる半導体集積回路のテスト方法を提
供することができる。
【図１】本発明の第１実施例に係る半導体集積回路のテ
スト方法の説明図である。
スト方法の説明図である。
【図２】本発明の第２実施例に係る半導体集積回路のテ
スト方法の説明図である。
スト方法の説明図である。
【図３】従来技術に係る半導体集積回路のテスト方法の
説明図である。
説明図である。
１ ＣＰＵ ２ 内部アドレスバス ３ 内部データバス ４ テスト信号発生回路 ５ モード信号発生回路 ６・７ デコーダ ８ 周辺回路 ９ ＲＯＭ １０ アドレスバッファ １１ データ入出力バッファ １２ アドレスバス入出力切替えバッファ １３ データバス入出力切替えバッファ １４ 外部アドレスバス １５ 外部データバス １６ ＣＰＵアドレスバス １７ ＣＰＵデータバス １８ 入力データバス １９ 出力データバス ２０ データバス入力セレクタ ２１ 内部領域デコーダ ２２ ＣＰＵテスト領域デコーダ ２３ デコーダセレクタ ３１ 内部領域デコーダの出力信号 ３２ 周辺回路テストモード信号 ３３ 領域切替え信号群 ３４ ＣＰＵテスト信号 ３５ ＣＰＵテスト領域デコーダの出力信号 ３６ デコーダセレクタの出力信号
Claims (2)
- 【請求項１】 同一アドレス空間で命令コードとデータ
とをアクセスし、該アドレス空間中に周辺回路に割当て
インタフェースするＣＰＵを搭載した半導体集積回路
で、前記ＣＰＵが半導体集積回路内の周辺回路をアクセ
スするのか、半導体集積回路の外部アドレス領域をアク
セスするのかをアドレスの値で判別し、前記ＣＰＵへ内
部データバスからデータを入力するのか、外部のデータ
バスからデータを入力するのかを選択可能な半導体集積
回路のテスト方法において、 複数のテスト状態を発生し、第１のテスト状態では内部
のデータバスと内部のアドレスバスとをＣＰＵから切離
し、外部からのアドレス入力を可能とし外部データバス
の入出力により内部周辺回路にアクセス可能となし、第
２のテスト状態ではＣＰＵを内部アドレスバスと内部デ
ータバスとに接続し、それぞれ外部アドレスバスと外部
データバスとにインタフェースし、外部からＣＰＵへの
データ入力ができるアドレス領域を、特定のアドレス領
域に切り替えることを特徴とする半導体集積回路のテス
ト方法。 - 【請求項２】 同一アドレス空間で命令コードとデータ
とをアクセスし、該アドレス空間中に周辺回路に割当て
インタフェースするＣＰＵを搭載した半導体集積回路
で、前記ＣＰＵが半導体集積回路内の周辺回路をアクセ
スするのか、半導体集積回路の外部アドレス領域をアク
セスするのかをアドレスの値で判別し、外部アドレス領
域をアクセスする場合、内部データバスへ外部からのデ
ータを入力することを可能とする半導体集積回路のテス
ト方法において、 複数のテスト状態を発生し、第１のテスト状態では内部
のデータバスと内部のアドレスバスとをＣＰＵから切離
し、外部からのアドレス入力を可能とし外部データバス
の入出力により内部周辺回路にアクセス可能となし、第
２のテスト状態ではＣＰＵを内部アドレスバスと内部デ
ータバスとに接続し、それぞれ外部アドレスバスと外部
データバスとにインタフェースし、内部データバスへ外
部データを入力するアドレス領域を、特定のアドレス領
域に切り替え、第２のテスト状態を示す信号により内部
周辺回路のアドレスデコードをディセーブルにして内部
データバスに複数の周辺回路のデータをアクセスするこ
とを禁止することを特徴とする半導体集積回路のテスト
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165284A JPH0721054A (ja) | 1993-07-05 | 1993-07-05 | 半導体集積回路のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165284A JPH0721054A (ja) | 1993-07-05 | 1993-07-05 | 半導体集積回路のテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721054A true JPH0721054A (ja) | 1995-01-24 |
Family
ID=15809411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5165284A Pending JPH0721054A (ja) | 1993-07-05 | 1993-07-05 | 半導体集積回路のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG94870A1 (en) * | 2001-07-30 | 2003-03-18 | Agilent Technologies Inc | Built-in self-test using embedded memory and processor in an application specific integrated circuit |
-
1993
- 1993-07-05 JP JP5165284A patent/JPH0721054A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG94870A1 (en) * | 2001-07-30 | 2003-03-18 | Agilent Technologies Inc | Built-in self-test using embedded memory and processor in an application specific integrated circuit |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020108 |