RU1817085C - Устройство дл отсчета времени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  непрерывного отсчета астрономического времени (функци  часы), дл  фиксации заранее заданного момента времени (функци  компаратора ), дл  измерени  истекшего времени работы процессора (функци  таймер процессора ) и дл  формировани  продвигающих импульсов с заданной частотой следовани , предназначенных дл  продвижени  интервального таймера. Цель изобретени  - расширение области применени  устройства за счет синхронизации часов в мультипроцессорных системах и повышение точности формировани  временных интервалов продвижени  интервального таймера. Устройство содержит три двунаправленных коммутатора, первый счетчик, блок управлени , блок сравнени , блок пам ти информационных разр дов, блок пам ти контрольных разр дов, коммутатор , регистр, блок предсказани  переносов , блок предсказани  четное™ байтов, таймер, блок формировани  сигналов состо ни  устройства, элемент свертки по модулю два, элемент ИЛИ, элемент И-НЕ, дешифратор, второй счетчик, блок синхронизации часов. Устройство обеспечивает состо ние стоп часов, синхронизацию часов и контроль синхронизации часов. 4 ил. ел с

Description

|оо

4 О 00

СЛ

Изобретение относитс  к области вычислительной техники и предназначено дл  непрерывного отсчета астрономического времени (функци  час), дл  фиксации заранее заданного момента времени (функци  компаратор), дл  измерени  истекшего времени работы процессора (функци  таймер процессора) и дл  формировани  продвигающих импульсов с заданной частотой следовани , предназначенных дл  продвижени  интервального таймера, и может быть применено в ЭВМ любого класса, например, в ЕС ЭВМ, а также в мультипроцессорных системах.

Цель изобретени  - расширение области применени  устройства за счет синхронизации часов в мультипроцессорных системах и повышение точности формировани  временных интервалов продвижени  интервального таймера,

На фиг.1 изображена структурна  схема устройства; на фиг.2 - структурна  схема блока управлени ; на фиг.З - функциональные схемы блока предсказани  переносов и блока предсказани  четности байтов; на фиг.4 - функциональна  схема блока синхронизации часов.

На фиг.1-4 прин ты следующие обозначени :

1 - первый двунаправленный коммутатор;

2 - второй двунаправленный коммутатор;- ....

3 - третий двунаправленный коммутатор;

4 - первый счетчик;

5 - блок управлени ; 6-блок сравнени ;

7 - блок пам ти информационных разр дов .

8 - блок пам ти контрольных разр дов;

9 - коммутатор; 10-регистр;

11 - блок предсказани  переносов;

12 - блок предсказани  четности байтов;

13-таймер;

14 - блок формировани  сигналов состо ни  устройства;

15 - элемент свертки по модулю два;

16 - блок синхронизации часов;

17 - второй счетчик; 18-элемент ИЛИ;

19 - элемент И-НЕ;

20 - дешифратор;

21 - перва  группа входов-выходов коммутатора 1, группа входов-выходов задани  времени устройства;

22.- перва  группа входов-выходов коммутатора 2, группа входов-выходов контрольных разр дов;

23 - перва  группа входов-выходов вместе с входом-выходом разр да контрол  четности коммутатора 3, группа входов-вы-. ходов сигналов состо ни  вместе с входом- выходом разр да контрол  четности устройства;

0 24 - вход начальной установки устройства и блоков 14, 16;28 - выход запроса блока 14, второй вход элемента 18;

26 - выход конца операции внешнего 5 обмена блока 5 и устройства;

27 - выход ошибки устройства и выход ошибки записи/чтени  блока 14;

25 - выход запроса устройства, выход элемента 18;

0 29-группа выходов состо ни  блока 14, соответствующие-входы элемента 15, соответствующие входы-выходы второй группы входов-выходов коммутатора 3;

30 - вход-выход разр да контрол  чет- 5 ности второй группы информационных входов-выходов коммутатора 3, выход элемента 15;

31 - группа разр дных выходов счетчика 4, группа информационных входов блока 0 7, перва  группа входов блока 12;

32 - группа выходов блока 11, втора  группа входов блока 12;

33 - второй выход блока 11, вход фиксации переноса блока 16;

5 34 - первый выход блока 11, вход фиксации переполнени  блока 14;

35 - втора  группа выходов блока 12, втора  группа информационных входов коммутатора 9;

0 36 - перва  группа выходов блока 12, втора  Группа входов блока 6;

37 - управл ющий вход блока 14, п тый выход блока 5;с

38 - управл ющий вхЪд блока 16, вось- 5 мой выход блока 5;

39 - управл ющий вход коммутатора 9, седьмой выход блока 5;

40-управл ющий вход блоков7 и 8, шестой выход блока 5;

0 41 - группа адресных входов блоков 7, 8, вход дешифратора 20, группа адресных выходов блока 5;

42 - выход неравенства блока 6, вход блокировки записи блока 5; 5 . 43 - вход разрешени  счета счетчика 4, первый выход блока 5;

44 - вход управлени  передачей информации коммутатора 3, четвертый выход блока 5;

45 - вход запрета коммутаторов 1, 2, 3, второй выход блока 5; /

46 - вход управлени  передачей информации коммутаторов 1, 2, 3, третий выход блока 5; : - -.- ;;./ - ;- . v;. ; ; ;- ;v:; .

47 - втора  группа тактовых входов устройства; ., . ...-. -. / :.-.1М ...; ;

48 - втора  группа тактовых входов блока 5; . . .. : ,:. ; ; . :..:,: ;::: ;У л 49-вход запуска устройства и блока 5;

50 перва  группа входов задани  начальных условий устройства; : ; v :i

51 - группа входов задани  нач льнйх условий блока 5; : v; : 1:;№:.л;

52 - перва  группа тактовых входов устройства и блока 5;; V ;

53 - вход задани  операций внешнего

обмена устройства и блока 5; ; ;vi;;

54, 55, 57. 59, 60 - группы входов соответственно второго с тчцй; таймера, блока 14, первого енётчйкаи pjervr-: стра, коммутаторов 1 .Зу-ср тву йчй е тактовые входы группы входов 47; 1 ,. - -;

56 - группа входов задани  начальных условий блока 14; ; :.. г, - - : -й::Л/-:№ ;

58- втора  группа тактовых вхойо&бло; ка 16; . ... ..-,. :../,.-;.;.;;.. : .Vv; ;--7M-:

61 - счетный вход счётчика 17, дев тый выход блока 5; .:-, .:-: -./

62 - втора  группа задани  условий устройства, группа зз&Ш йвйапьНЫХ УСЛОВИЙ блока 16;;5 VO :Л ; :; Ч

63, 64 - входы соответственно; контрол  синхронизации и синхронизации; устройства , входы соответственно синхронизации и синхронизации б окаТЙ;

65, 66 - выходы соответствен i HtPO: л  синхронизации и сйнхр о йз ац а в; устройства, выходы срртв ст йнвМнтрб л  синхронизации и сйн ро изйцми Вдок|| 16; -...;-.. ....:--v:V ; g$&Ј:

67 - выход рассинхронизации б/foka 1б. соответствующий вход элемента 15, cppt- ветствующий вход-выход второй группу информационных входов-вШойов комму татора 3, первый вход элемента 18; ; Й:

68 - выход состо ни  часрв блока 16, соответствующий вход элекгента 15, ;Соот ветствующий вход-выход BTid т-pynw информационных входов -вых;рдрв крМму- татора 3, первый вход элемент 19; : 69 - второй вход элемента 19, выход дешифратора 20;, v :: : :v

70 - счетный .вход счетчика 4v выход элемента 19, вход блокировки блоков 11,

71 - втора  группа информационных входов-выходов коммутатора 3 без входа- выхода разр да 30 контрол  четности:

72 - выход равенства блока 6, вход фиксации ошибки блока 14;

73 - выход счетчика 17, вход разрешени  счета таймера 13;

74 - выход таймера, вход фиксации им- , пульсов продвижени  интервального тай- 5 мера блока 14;

; 75 -- перва  группа тактовых входов бло

: ка 1 б, соответствующие входы группы вхо

дов 52; . . . . . : / . -.. 76-узел управлени  внешним обменом

10 блока 5;

77-узел внутреннего управлени  блока

ff T- - ;:V;.:y:... v. . ;..;. ;.::;

; ; 78 - узел сравнени  блока 5; ; : ; ; Т9 - узел формировани  адресных сиг- 15 налов блока 5;

: 80-элемент И в блоке5;

;ч ; v 81, 82 - выходы сигналов-тСПАДР1,

лСПАДР2 узла 77, соответствующие входы

У; y:3rta76; - ..- .

20 1 : Щ 84, 85 - выходы сигналовлМОЧСБ,

iSnBOB, СБРОС узла 76, соответствующие

. э л ём е;йта 80 (еигналы- МОЧСБ, ЧЗПБОВ) и узла 77 (сигнал ЗПБОВ) и разр д

V: ; шхбДаi37(сигнал СБРОС);

25 , : 86 - группа адресных выходов узла 76, : пер йай группа входов узла 78, втора  группа

входов(которого соединена с группой адрес- : ;rtbix выходов узла 79 и с группой адресных : ; . 36 87- выход сигналатГСП узла 78, соответ ву

S: Ж 88 - выход сигн алатЕ1НАМД узла 77, : . соответствующий вход узла 76, сортветству- : ющий разр д выхода 40, 35 ,89 - выход сигнал а-МРРАМД узла 77, . Г; сортвётствующий; разр д выхода 40;

90,91 - выходы сигналов узла :;; 77, разр ды выхода 39; У 92, 93 -выходы сигналов БЗГЬБЗПузла 40 77, соответствующие разр ды выхода 37; v н ;- 04, 95 - выходы сигналов АДР 1,iАДР2

узла 79, соответствующие входы узла 77, ::ii;, срответствующие разр ды выхода 37; ;:;:: f ; 96, 97 - выходы сигналов РКМ2, 45 узла 79, соответствующие разр ды выхода :37;-.. . ; /,.. -:- . -. . ; . ;

; : 98, 99 - выходы сигналов7РЧС2,-7РЧС узла 79, соответствующие разр ды выхода

ВО;Ж- - ; , . -- .

:;;::100-выход сигнала1РЧС1 узла79, соответствующий вход элемента 80; : 101 - перва  группа тактовых входов узла 76, тактовых сигналовтТТ2-С1 ,iTT4-C2,

55 1РТЙ1П1лТТ5-С1, РТИ2ВлТ5БОВ, соответствующие входы группы входов 52;

102 - втора  группа тактовых, входов узла 76 тактовых сигналов - С1БОВД, 1С2БОВД,тТЙ2-С2лТИЗ-С2, сортветствую- щие входы группы входов 48:

103 - группа тактовых входов узла 78 тактовых сигналов СИ2-БОВрСИ4-БОВ, соответствующие входы группы входов 48;

104 - втора  группа тактовых входов узла 77 тактовых сигналовчСУИ-БОВггСИб- БОВ. соответствующие входы группы входов 48;

105 - группа тактовых входов узла 79 тактовых сигналовлСИ1-БОВаСИ6-БОВ, соответствующие входы группы входов 48;

106 - перва  группа тактовых входов узла 77 тактовых сигналов7ТЗБОВ,УГ4БОВ, соответствующие входы группы входов 52;

107 - выход элемента 80, соответствующий разр д выхода 38;

109,110 - выходы сигналовОЕ 1 РДлЗРД узла 76, соответствующие разр ды выхода 46;

111, 112 - элементы И в блоке 11;

113, 114, 115, 116-элементы И в блоке 11; , . :. -.- ;;. v . .

117 - узел формировани  сигналов, четности в блоке 12;

118, 119 - коммутаторы в блоке 12;

120 - выход предсказанных сигналов четности байтов узла 117;

121-128 - триггеры в блоке 16;

129, 130 - элементы ИЛИ в блоке 16;

131, 133-элементы И-НЕ в блоке 16;

132-элемент ИЛ И-НЕ в блоке 16;

134- буферный элемент И в блоке 16;

135, 136. 137, 147-элементы И в блоке 16;:

138,141,139,142-элементы НЕ в блоке 16; . . : ..,

140 - элемент И-НЕ в блоке 16;

143 - буферный элемент ИЛИ в блоке 16;

144 - буферный элемент И-НЕ в блоке 16;

145 - элемент 2И-ИЛИ в блоке 16;

146 - буферный элемент И в блоке 16;

148-167- св зи между элементами и триггерами в блоке 16.

Идентификаторы сигналов, приведенные над соответствующими св з ми на фиг.2-4, соответствуют прин тым идентификаторам (обозначени м) этих же сигналов (и св зей) в прототипе.

Цифры около групп входов и выходов на фиг.З обозначают номера разр дов или входов и выходов.

Обозначение (К-1) на фиг.4 обозначают количество разр дов входов 63 и 64, где К - количество процессоров в мультипроцессорной системе.

Двунаправленные коммутаторы 1, 2, 3 предназначены дл  подключени  устройства к общей магистрали центрального процессора и организации обмена

информацией с центральным процессором ЭВМ, По структуре и функционированию коммутаторы 1, 2, 3 идентичны одноименным коммутаторам прототипа и могут быть

построены на микросхемах типа KM500PG3 или КС1543ИР1. Коммутаторы 1, 2, 3 функ-. ционируют следующим образом При установке на входе 45 логического нул  обеспечиваетс  запрет записи информации

0 с любой группы входов-выходов коммутаторов во внутренний регистр, При установке на входе 45 логической единицы обеспечиваетс  запись информации во внутренний регистр коммутаторов 1, 2, 3 с первой или

5 второй группы информационных входов- выходов коммутаторов (в зависимости от управл ющих сигналов на входе 46, 44} под действием тактовых импульсов на тактовых входах 60. Группа 60 тактовых входов состо0 ит из двух тактовых входов, на первый из которых подаетс  тактовый сигнал-КМБОВ, фиксирующий входную информацию, а второй - сигнал1С2БОВ, фиксирующий информацию дл  передачи на выходы. При

5 установке на разр де 109 выхода 46 логического нул  передача информации на входы- выходы со входов внутреннего регистра блокируетс . При логической единице на разр де 109 и логическом нуле на разр де

0 110 обеспечиваетс  передача информации со второй группы информационных входов- выходов на информационные входы внутреннего регистра дл  записи в регистр и передача информации с выходов внутрен5 него регистра на первую группу информационных входов-выходов коммутаторов, а при логической единице на разр де 109 и логической единице на разр де 110 обеспечиваетс  аналогична  передача информации в

0 обратном направлении.

Первый счетчик 4 предназначен дл  промежуточного запоминани  значений часов , компаратора, таймера процессора, и дл  модификации (счета) указанных значе5 ний. Счетчик 4 может быть реализован, например , на микросхемах типа КМ500СТ2 или КС1543ИЕ1. Счетчик 4 функционирует следующим образом. При логическом нуле на входе 43 счетчик 4 устанавливаетс  в

0 режим записи кода с информационной группы входов под действием тактовых сигналов на входах 59. При логической единице на входе 43 счетчик 4 устанавливаетс  в режим счета при логической единице на входе 70

5 или - в режим хранени  при логическом нуле на входе 70.

Блок 5 управлени  (фиг.2) предназначен дл  формировани  управл ющих сигналов дл  всех узлов и блоков устройства, дл  фор мировани  адресов часов, коммутатора и

таймера процессора в требуемый временной промежуток времени и дл  формировани  сигнала конца операции внешнего обмена на выходе 26.

Структурна  схема блока 5 изображена на фиг.2. Блок 5 содержит узел 76 управлени  внешним обменом, узел 77 внутреннего управлени , узел 78 сравнени , узел 79 формировани  адресных сигналов, элемент 80 и. . . . .- - -.; ,.;

Структурна  схема блока 5 отличаетс  от структурной схемы блока управлени  прототипа наличием дополнительного элемента 80 со св з ми 107, 84, 83, ЮР и выхода 38 с разр дами 107, 98, 99. Блок управлени  5 функционирует так же как и блок управлени  прототипа с тем отличием, что на выходе 38 формируетс  набор сигналов РЧСлРЧС2,бРЧС1ЬЗПБОВШОЧСБ).

Блок 6 сравнени  предназначен дл  сравнени  значений контрольных разр дов с группы выходов регистра 10 и с группы выходов 36 дл  формировани  сигнала равенства (на выходе 72) или сигнала неравенства (на выходе 42).:

Блок 7 пам ти информационных разр дов и блок 8 пам ти контрольных разр дов предназначены дл  хранени  кодов текущих значений часов (компаратора, таймера процессора) и контрольных кодов значений побайтных сигналов четности кодов текущих значений часов (компаратора, таймера .процессора). Блоки7, Зфункционируютсле;- дующим образом/При нулевом коде на разр де 88 входа 40 выходы блоков 7, 8 блокируютс , а при единичном коде на разр де 88 и нулевом, коде на разр де 89 входа 40 на выходы блоков 7, 8 считываетс  информаци , хранима  в блоках по адресу, код которого установлен на входах 41. При единичном коде на разр де 89 входа 40 в блоках 7,8 осуществл етс  операци  записи по адресу , код которого установлен на входах 41.

Коммутатор 9 предназначен дл  передачи контрольных кодов сигналов чётности с группы выходов блока 8 (при коде на разр дах 90, 91 входа 39, равном 10) или с группы выходов35 (при коде на разр дах90, 91 (входа 39, равном 01).

Регистр 10 предназначен дл  временного хранени  контрольных кодов сигналов четности, передаваемых с выходов блока 8 или выходов 35 блока 12.

Блок 11 предсказани  переносов (фиг.З) предназначен дл  формировани  сигналов побайтных предсказанных переносов на выходах 32, предсказанного сигнала переноса в 32-ой разр д кода, установленного на входах 31 (на выходе 33) и предсказанного сигнала переноса из нулевого разр да кода,

установленного на входах 31 (на еыходе 34). Блок предсказани  переносов может быть построен на элементах И 111, 112, 113, 114,

115, 116 (фИГ.З),

Структура и функционирование блока 11 идентичны структуре и функционированию одноименного блока прототипа с rewi отличием, что дополнительно введен элемент И 113 со св з ми и выход 33. Функци

онирование блока 11 однозначно

по сн етс  функциональной (логической) схемой на фиг.З и не требует дополнительных по снений.

Блок 12 предсказани  четности байтов

(фиг.З) предназначен дл  формировани  побайтных сигналов четности (на выходах 36) дл  кода, установленного на входе 31 и предсказанных побайтных сигналов четности (на выходах 35) дл  кода, установленного на входе 31 после его модификации. Блок 12 содержит узел формировани  сигналов чётнрстей, коммутаторы 118,119. На выходе 36 формируютс  побайтные сигналы четностей дл  кода, установленного на входе 31.

На выходах 120 формируютс  предсказанные сигналы четности дл  каждого байта кода, установленного на входе 31, т.е. предполагаетс , что к значению кода каждого

байта (в младший разр д байта) гфибавлена

единица и дл  полученного кода - суммы формируетс  предсказанный сигнал четности на соответствующем выходе 120. Узел

117 может быть построен на элементах ПЗУ, соответствующим образом закодированных

(как в прототипе).

В зависимости от наличи  или отсутстви  переноса в байт кода на соотвётствую- щий выход 35 передаетс  сигнал либо с

соответствующего входа 120, либо с соответствующего входа 36, В том случае, когда код на входе 31 не модифицируетс , например; при режиме Стоп часов, на входе 70 устанавливаетс  нулевой код, под действием которого на выходах 32 устанавливаетс  нулевой код (означающий отсутствие переносов ), а на выходы 35 передаетс  код со входов 36, Структура блока 12 отличаетс  от структуры одноименного блока прототипа

наличием дополнительного коммутатора

т, ,-.;.:- ;

Так как введение элемента И 113 в блок П и коммутатора 118 в блоке 12 обусловленоналичием признака - св зи 70. то авторы считают нецелесообразным описывать структуру блоков 11 и 12 в формуле изобретени .

Таймер 13 предназначен дл  формировани  1/300 секунды дл  продвижени  интервального таймера.

Блок 14 формировани  сигналов состо ни  устройства предназначен дл  формировани  следующих сигналов состо ни : количество импульсов частотой 1/300 секунды , прерывание от таймера процессора, прерывание от компаратора, легка  ошибка устройства, т жела  ошибка устройства, сигнал запроса, сигнал ошибки записи/чтени .

Блок 16 синхронизации часов предназначен дл  формировани  сигнала контрол  синхронизации часов, сигнала синхронизации часов, сигнала рассинхронизации часов , сигнала состо ни  часов.

На фиг.4 изображена (в качестве примера ) функциональна  схема блока 16. Блок 16 может содержать восемь триггеров 121, 122,123,124,125,126,127,128, два элемента ИЛИ 129, 130, три элемента И-НЕ 131, 133, 140, четыре элемента И 135, 136, 137, 147, четыре элемента НЕ 138, 139, 142, 141, элемент ИЛИ-НЕ 132, элемент 2И-ИЛИ .145, буферные элементы И 146, 134, ИЛИ 143, И-НЕ 144. С помощью триггера 121 и входов 151, 152 включаетс  или выключаетс  контроль синхронизации часов. При установке на входе 151 логической единицы в триггере 121 запоминаетс  логическа  единица под действием тактовых сигналов -тТИ2-С2 (на входе С1) и-гСИ1-БОВ, котора  устанавливаетс  на выходе 148, разреша  устанавливать (разблокиру ) триггер 128. Все триггеры 121-126, 128 идентично функционируют . При установке на входах R логического нул  осуществл етс  сброс триггеров под действием тактовых сигналов на входах С1 и С|. При этом на выходах F нулевые коды устанавливаютс  только при действии тактового сигнала на входе С2. При установке на входе Е логического нул , а на входе R логической единицы триггера переход т в режим хранени . При установке на входе Е и R логической единицы в триггерах запоминаетс  код, установленный на входе D. При этом запомненный код передаетс  на выход F только при действии тактового сигнала на входе С2. Триггеры 121-126, 128 могут быть реализованы на микросхемах КС1543ТМ2 или КМ500ТТ2. Триггер 127 функционирует аналогично описанным триггерам с тем отличием, что по входам и реализуетс  функци  2И-ИЛИ. Триггер 127 идентичен микросхеме КМ500ТТ или КС1543ТМ1.

При блокировке триггера 128 (при логическом нуле на входе 148) на выходе 67 устанавливаетс  (под действием тактовых сигналовтСИЗ-БОВ И7СИ4-БОВ на входах С1 и С2) логический ноль, не вли ющий на

функционирование устройства. Дл  этого на входах 151, 152 устанавливаетс  код 01.

С помощью триггера 122 осуществл етс  включение или выключение синхронизации часов. При установке на входе 153 логической единицы в триггер 122 записываетс  логическа  единица (под действием тактовых сигналов тТИ2-С2,тСИ1-БОВ на входах С1, С2. На выходе 149 устанавлива0 етс  логическа  единица, означающа , что синхронизаци  часов включена, Элемент И 135 разблокировываетс  и сигнал синхронизации (логический ноль), поступающий на разр ды входа 64 хот  бы от одного из (k-1)

5 других процессоров поступает (при отсутствии рассинхронизации) через вход 160 элемента 135 на выход 162 в момент по влени  сигнала логической единицы на разр де 107 входа 38 (т.е. в момент записи (установки)

0 нового значени  часов, т.к. на выходах 83, 84, 100 (фиг.2) устанавливаютс  логические единицы и, следовательно, устанавливаетс  логическа  единица на выходе 107 именно в момент записи (установки) нового значени 

5 часов). Так как в этот же момент устанавливаетс  логическа  единица и на разр де 98 входа 38, то в триггер 127 под действием тактовых сигналов- СИЗ-БОВ,7-СИ4-БОВ на входах С1, С2 записываетс  логический

0 ноль, так как на входе 162 устанавливаетс  логический ноль и на выходе 68 устанавливаетс  логический ноль, означающий, что часы запущены в момент установки нового значени  часов вследствие совпадени  это5 го момента с моментом по влени  импульса синхронизации на входе 64. Если в момент записи (установки) нового значени  часов сигнал синхронизации на входе 64 отсутствует , то на входе 160 и выходе 162 устанав0 ливаетс  логическа  единица и в триггер 127 записываетс  логическа  единица, котора  устанавливаетс  на выходе 165 и на выходе 68, т.к. на выходе (входе) 164 также устанавливаетс  логическа  единица. Логи5 ческа  единица на выходе 68 означает, что часы установлены, но переведены в режим Стоп. Логическа  единица на выходе 68 сохран етс  до тех пор, пока на входе не по витс  импульс синхронизации (логиче0 ский ноль), который при логической единице на разр де 99 передаетс  на выход 68 через элементы 136, 145 сразу без задержки, а через элемент 135 и выход 162 переводит триггер 127 в нулевое состо ние под дейст5 вием тактовых сигналовСИЗ-БОВ и СИ4- БОВ. Передача логического нул  на выход 68 через элемент 136 без задержек необхо-. дима дл  того, чтобы до по влени  тактовых сигналов СИЗ--БОВ итСИ4-БОВ подготовить первый счетчик дл  модификации (счета ), а блоки 11, 12 - дл  соответствующего формировани  сигналов четности. При по влении логического нул  на входе 160 и 162 в момент, когда на разр де 99 входа 38 установлен логический ноль, логический ноль на выходе 68 установитс  только после записи логического нул  в триггер 127 со входа 162, так как логическа  единица установлена на входе 167 через элемент НЕ 138. При логическом нуле на разр де 98 триггер 127 находитс  в режиме хранени . Пока на входе 64 сигнала синхронизации часов не по вл етс  логический ноль, на выходе 162 удерживаетс  логическа  единица, котора  вс кий раз при по влении логической единицы на разр де 98 подтверждает единичное состо ние триггера 127 и выхода 68 благодар  логической единице на входе 166. В нулевое состо ние триггер 127 переводитс  и при записи в триггер 122 логического нул  (отключени  синхронизации) путем установки на входах 153, 154 кода 01, т.к. на входе 162 в этом случае устанавливаетс  логический ноль. Логический ноль на выходе 68 означает, что часы идут.

Контроль синхронизации часов осуществл етс  через вход 63. Сигнал контрол  синхронизации (логическа  единица) на выходе 150 по вл етс , когда на всех разр дах входа 63 установ тс  все логические единицы . Достаточно по витьс  сигналу контрол  синхронизации на выходе 150 на врем  действи  тактовых сигнал6втС15БОВД, т С2БОВД (в сумме 40 не), чтобы триггеры были переведены в единичное состо ние и сохран ли эти состо ни  не более чём в течение одной микросекунды до по влени  логической единицы на разр де 99, если, при этом на входе 33 не по витс  логическа  единица, то триггеры 123, 124 сбрасываютс  благодар  установке логического нул  на выходах элементов 131, 133 и входах R триггеров 123, 124. Тактовые сигналы ТЗБОВ и-тТ4БОВ на группе входов 75 необходимы дл  согласовани  действи  тактовых сигналов 7С1БОВД (на входе С1 триггера 123 и на входе С2 триггера 124) и , -/С2БОВД (на входе С2 триггера 123 и на входе С1 триггера 124) с моментом возможного по влени  сигнала логической единицы на входе 33. Фиксаци  единичных состо ний триггеров 123,124 осуществл етс  благодар  наличию обратной св зи выхода F через элементы НЕ 139, 142 со входом F триггеров 123, 124. При нулевом состо нии триггеров 123, 124 на выходах 155, 156 устанавливаетс  логический ноль, а на выходе 157 -логическа  единица. Если на входе 33 по витс  логическа  единица, а она может по витьс  только при логической

единице на разр де 99, то на входе 161 установитс  логическа  единица, котора  под действием тактовых сигналов СИЗ- БОВ (на входе С1)и тСИ4-БОВ (на входе С2) 5 запоминаетс  в триггере 125. При этом через элемент ИЛИ-Н Е 132 сигналами с входа 33, а затем с выхода 159 (F) триггера 122 предотвращаетс  сброс триггеров 123, 124, если они установлены или установ тс  в

0 единичное состо ние в течение двух микросекунд (до третьего по влени  логической единицы на разр де 99), При этом логическа  единица со входа 159 перезапоминаетс  с по влением второго сигнала логической

5 единицы на разр де 99 в триггер 126, т.к. на тактовые входы С1, С2 триггера 126 действуют тактовые сигналыгСИЗ-БОВ и/СИ4- БОВ. С по влением третьего сигнала логической единицы на разр де 99, на входе

0 Е триггера 128 (через элемент И 147) по вл етс  сигнал (логическа  единица) разрешени  записи в триггер. Если не более чем за одну микросекунду до по влени  сигнала (логической единицы) на входе 33 или в те5 чение Одной последующей микросекунды пока на выходе 159 установлена логическа  единица или в течение третьей микросекун-- ды пока на выходе 163 установлена логическа  единица на входе 63 контрол 

0 синхронизации по витс  единичный код на врем  не менее 40 не, то триггеры 123, 124 установ тс  в единичное состо ние и будут удерживатьс  в таком состо нии до окончани  третьей микросекунды. При этом на вы5 ходе 157 элемента 140 устанавливаетс  логический ноль,, который записываетс  в триггер 128 под действием тактовых сигна- лов- СИЗ-БОВ,7СИ4-БОВ и на выходе 67 устанавливаетс  логический ноль, означаю0 щий, что рассинхронизации часов нет. Если в течение указанных трех микросекунд импульс контрол  синхронизации на выходе 150 не по вл етс , то на входе 157 удерживаетс  логическа  единица, котора  записы5 ваетс  в триггер 128, а на выходе 67 устанавливаетс  логическа  единица, означающа , что часы рассинхронизированы. После по влени  единичного сигнала на входе 33 и записи его (через элемент И 137)

0 в триггер 125 на выходе 158 триггера 125 устанавливаетс  логическа  единица, котора  формирует (через элемент 144) сигнал (логический ноль) синхронизации часов на выходе 66, и (через элемент 143) сигнал (ло5 гическую единицу) контрол  синхронизации часов на выходе 65, Сформированные на выходах 65, 66 сигналы удерживаютс  в течение одной микросекунды, т.к. через одну микросекунду (при РЧС2 1) на входе 33

установитс  уже логический ноль, который

записываетс  в триггер 125 и на выходах 158, 65 устанавливаетс  логический ноль, а на выходе 66 устанавливаетс  логическа  единица. При этом логическа  единица с выхода 159 успевает перезаписатьс  в триггер 126, Однако к концу второй микросекунды (с момента по влени  логической единицы на входе 33) на входе 159 установитс  логический ноль, который записываетс  в триггер 126 с по влением третьего сигнала (логической единицы) на разр де 99, т.е. триггеры 125,126 переход т в исходное состо ние. При этом состо ние триггера 128 и выхода 67 может удерживатьс  в течение более чем одной секунды до по влени  нового сигнала на входе 33 или в триггере 128 и на выходе 67 может быть установлено нулевое состо ние после установки триггера 121 в нулевое состо ние. После установки триггера 121 вновь в единичное состо ние цикл контрол  синхронизации повтор етс . Сигналы синхронизации на выходе 66 и контрол  синхронизации на выходе 65 формируютс  при условии установки на входе 168 логической единицы. При установке на входе 168 логического нул  выходы 65, 66 блокируютс , т.е. часы отключаютс  от микропроцессорной системы. При этом синхронизаци  их и контроль синхронизации может быть сохранен.

Второй счетчик 17 предназначен дл  формировани  сигнала (на выходе 73) через каждые 256 мкс. Счетчик 17 - восьмиразр дный и может быть построен, например, на микросхемах типа КМ500СТ2 или КС15433ИЕ1. Счетчик 17 функционирует следующим образом. При установке на входе 61 логической единицы счетчик 17 переходит в режим счета и к содержимому счетчика, прибавл етс  единица под действием тактовых сигналов на входах 54. В момент, когда счетчик должен обнулитьс  при по влении логической единицы на входе 61, на выходе также по вл етс  логическа  единица.

На выходе 69 дешифратора 20 по вл етс  логическа  единица, если на выходе 41 устанавливаетс  код адреса часов или компаратора . Дешифратор 20 представл ет собой стандартный узел.

Устройство работает следующим образом .

В исходном состо нии на входы 47, 52 не поступают тактовые сигналы. После включени  электропитани  по последовательным цеп м сброса, не показанным на чертежах, во все триггёрные и регистровые элементы пам ти занос тс  нулевые коды. На входах 53. 62 устанавливаетс  нулевой код. На входах 50 устанавливаютс  требуемые коды начальных условий. На вход 49

подаетс  запускающий сигнал, представл ющий импульсы длительностью 500 не, поступающие на вход 49 с периодичностью 1 мкс. Затем осуществл етс  запуск тактовых

сигналов на входах 47, 52. На вход 47 начинают поступать тактовые сигналы задающей серии -7С1БОВ(7С1БОВД), тС2БОВ (7С2БОВД), основной серии -гСШ-БОВ, 7СИ2-БОВ, - СИЗ-БОВлСИ4-БОВ, 7СИ60 БОВ, процессорной серии -гТИ2-С2,7ТИЗС2 . На вход 52 начинают поступать тактовые

сигналы вспомогательной основной серии 7ТЗБОВ ,--Т4БОВ,-гТ5БОВ и вспомогатель-1

ной процессорной серии - ТТ2-С1 ,тТТ4

5 С2лТТ5 С1,тРТИ1П1, РТИ2В. Сигналы -7С1БОВ (тС1БОВД) и 7С2БОВ (С2БОВД) представл ют собой импульсы длительностью меньшей 20 не и большей 10 не, поступающие каждый на свой тактовый вход с

0 периодичностью 40 не. При этом, при отсутствии импул bead БОВ (tC1 БОВД) по вл етс  импульс 7С2БОВ (тС2БОВД) и наоборот. Сигналы 7СИ1-БОВ,тСИ2-БОВ,7СИЗ-БОВ, 7СИ4-БОВ, 7СИ5-БОВ, тСИ6-БОВ пред5 ставл ют собой сигналы, длительностью такой же, как и сигналы -тС1БОВ (тС2БОВ), поступающие последовательной каждый на свой, соответственно, первый, второй, третий, четвертый, п тый, шестой тактовые

0 входы. Периодичность поступлени  каждого импульса на своем тактовом входе равна 120 не. При этом импульс СШ-БОВ по вл етс  на i-ом тактовом входе через 20 не после начала по влени  импульса СИ

5 (Ы)-БОВ на (Ы)-ом тактовом входе. Сигналы тТИ2-С2 и тТИЗ-С2 соответствуют сигналам -7СИ2-БОВ и СИЗ-БОВ, но по вление - импульсов7ТИ2-С2 и- ТИЗ-С2 не синхронизировано с по влением импульсов СИ20 БОВ игСИЗ-БОВ. По этой причине моменты по влени  импульсов-Л И2-С2 могут совпадать с моментами по влени  импульсов 7СИ2-БОВ или7СИ4-БОВ,7СИ6-БОВ, а моменты по влени  импульсовтСИЗ-С2 могут

5 совпадать с моментами по влени  импульсов тСИ1-БОВ.7СИЗ-БОВ,7СИ5-БОВ. Сигнал тСИ5-БОВ в устройстве не используетс .

Сигналы тТЗБОВлТ4БОВ,-ГГ5БОВ пред0 ставл ют собой импульсы длительностью 40 не, поступающие каждый на свой тактовый вход с периодичностью 120 не. При этом импульсУГЗБОВ действует во врем  действи  импульсов СИ2-БОВ, 7СИЗ-БОВ, им5 пульс 7Т4БОВ действует во врем  действи  импульсов7СИЗ-БОВ,СИ4-БОВ, импульс Т5БОВ действует во врем  действи  импульсов 7СИ4-БОВ, - СИ5-БОВ. Тактовые сигналы Т1БОВ,Т2БОВ,тТ6БОВ в устрой стве не используютс .

Сигналы 7TT2-C2,rTT4-C2,- TT5-Ci аналогичны сигналам -гТ2БОВ,7Т4БОВ,7Т5Бр0, но формируютс  асинхронно, т.е. сигналы :; 7 ТТ2-С2 (JTT4-C2) могут совпадать пр времени по влени  с сигналами 7T2j5(DB, 5 -fT4BOB,VT650B, а сигна пТТ5-С1 может ; совпадать с сигналами 7Т1ЁОВ, 1ТЗБОВ, Т5БОВ. ,: ;-.- ; :; :; .ji.i ::;;;;

Сигналы7РТИ1П1 и РТЙ2Вi прёщабл - ют собой импульсы, длительность 1 6торь1Х Ю кратна 120 не, а периодичность прйвлени  ; асинхронна, т.е. моменты по влени  заранее не определены, т.к. соответрт т - : . ментам включени  (выкинем и  ) синхронизации центрального процессора 15 при приостановках его работы в св зи с . взаимодействием оперативной пам ти с каналами ввода-вывода.. .. у.;

Сигналы 7ТТ2-С2; ГТТ4-С2, 7ТТ5-С1, 7 РТЙ1Л.1, РТИ2В, 1ТИ2-С2,-|ТИЗ-С2 необ- 20 ходимо использовать дл  частичной синхронизации работы устройства с работой центрального процессора при обмене информацией , что св зано с конкретной реализацией устройства и его применением, 25 Затем микропрограммно (с помощью центрального процессора) через входы/выходы 22, 21 устанавливаютс  нулевые показани  (нулевой код) часов, компаратора, таймера процессора путем установки на входах 53 30 последовательно, каждый раз преде по влени  сигнала готовности на выходе 26 кода записи показаний часов, компаратора, таймера процессора. Затем на входе 53 устанавливаетс  код чтени  часов и, побле 35 по влени  сигнала готовности на выходе 26, на вход 24 подаетс  сигнал сброса (СБР- ОШЗП) длительностью 120 не. Затем на входах 53 устанавливаетс  код записи компаратора и через входы/выходы 21, 22 в 40 компаратор записываетс  единичный код.

На выходе 25 и выходе 28 должен по витьс  сигнал запроса на прерывание, а на выходах 29 формируетс  код с признаком прерывани  от компаратора.45

После указанной последовательности операций устройство считаетс  приведенным в исходное состо ние.:

Таким образом, на входах 53 могут уста- ; навливатьс  следующие коды: 50 . - нулевой код - при отсутствии операций внешнего обмена информацией (с цен- ральным процессором);

- код записи часов (КЗЧ) - дл  записи нового значени  часов;55

-, код записи Компаратора (КЗК) - дл  записи нового значени  компаратора;

. код записи таймера процессора (КЗТ) У

дл  записи нового значений таймера роцессора;

-v - код чтени i часбв (КЧЧ) - дл  чтени 

значени  ча1е0 ; . : ..;v-:..- -

- - код (КЧК) - дл 

чтени  знфЦйнщ  KjciMrra|pTOpa;

; -: код чтени  T$8Wfepa npduiecqp (КЧТ)

- дл  чтени  значейй таймера ripbifeccOpa. ,Й: При этому при установке на входах 53 ОдОв , КЗК, КЗТ на входах/выходах 21 уйтанё.вййваюте  коды значений часов, компаратора таймера процессора, передаваемых из центрального процессора, а на входах-выходах 22 - их контрольные коды чётности, В блоке 5, после по влени  сигнала (логической единицы) тТСП на входе 87 узла 77 и по влени  последовательно сигна- лов АДР и -АДР2 на выходах Й4, 95 узла 79 на.вмходах 81,82 по вл ютс  в соответству- юидей последовательности сигналы з СПАДР1 и 1СПАДР2. Под действием сигнала i ЕШАМД на входе 88 и кода на входах 53 узла 76 и совокупности тактовых сигналов на входах 102, 101 узла 76, на выходах 44,45,46 (разр дах 109,110) узла 76 и блока 5 формируютс  сигналы в требуемой последовательности , обеспечивающие запись кодов , установленных на входах-выходах 21, 22 во внутренний регистр коммутаторов 1, 2, Однако только после по влени  требуемой комбинации сигналов УПР, УПРлЕ2СЧ

-г WRRAMfl, тЕШАМД на выходах 39 (разр ды 90, 91), 43/40 (разр ды 89, 88), обеспечивающих перезапись кодов из внутренних регистров коммутаторов 1, 2 в счетчик 4 и регистр 10 и далее в блоки пам ти 7, 8, под действием сигнала СПАДР2 на входе 82 узла 76 на выходе 26 по вл етс  сигнал (логическа  единица) конца операции внешнего обмена. Параллельно осуществл етс  контроль по четности прин тых кодов с помощью блоков 11, 12. Если имеет место ошибка, то на выходе 72 формируетс  логическа  единица, котора  под управлением сйгнала-|АДР1 на разр де 94 запоминаетс  в соответствующем триггере состо ни  блока 14 под действием тактовых сигналов рЙ1-БОВ, 7СИ6-БОВ на входах 57. В результате на выходе 27 устанавливаетс  логическа  единица, информирующа , что при выполнении записи произошла ошибка. Запись кодов в счетчик 4 и регистр 10 осуществл етс  йбД действием тактовых Сигналов . 7СЙЗ-60В,7СИ4-БОВ дважды, в момент Действи  сйШалатСПАДР1 и 7СПАДР2. На выходах 6S, 66, 67, 68 в рассматриваемом случае установлены логические нули, кото- ры% не вли ют на функционирование счет- чМаъ4. .. . . .-.. ..

Следует заметить, что если имеет место ошибка при записи, то на выходе 42 устанав- ливаетс  логический ноль, который устанавливает на выходе 89 узла 77 логическую единицу, благодар  чему предотвращаетс  запись ошибочного кода и его контрольного кода в блоки пам ти 7, 8. Сигналы (логические единицы) 1АДР1, АДР2 по вл ютс  по- следовательно друг за другом на врем  120 не каждый (в промежуток времени (СИ1- БОВлСИб-БОВ) с периодичностью 240 не. СигналыСПАДР1,7СПАДР2 идентичны сигналам соответственно ДДР1,7 АДР2, но по-  вл ютс  только при по влении сигнала ТСП на входе 87 узла 77.

Описанный режим функционировани  устройства  вл етс  режимом записи (РЗ).

При установке на входах 53 кодов КЧЧ, КЧК, КЧТ в устройство начинает функционировать в режиме чтени , который отличаетс  от режима счета, устанавливаемого при нулевом коде на входе 53, только тем, что во врем  действи  сигнала СПАДР1 на выхо- дах 44, 45, 46 .блока 5 формируетс  така  совокупность сигналов, котора  обеспечивает запись кодов, считанных из блоков 7, 8 и из выходов 29, 30 во внутренний регистр коммутаторов 1, 2, 3 и выдачу их на входы- выходы 21, 22, 23 в требуемый момент времени , определ емый моментом по влени  тактового сигнала 7ТЙ2-С2. При этом, как и в режиме записи, сигнал (логическа  единица ) на выходе 26 по вл етс  под действием сигнала 7СПАДР2 в момент действи  тактового сигнала ЛТ4-С2. Установка логического нул  на выходе 26 как при режиме записи, так и при режиме чтени  осуществл етс  через 120 не в моменты действи  сигналов ТТ4-С2, РТИ2В.

В режиме чтени  осуществл етс  также формирование сигнала (логического нул ) сброса (СБРОС) на выходе 85 (см. фиг.2), под действием которого осуществл етс  сброс (обнуление) всех триггеров состо ни  в блоке 14, выходы которого соединены с выходами 25, 29, т.к. коды указанных триггеров записываютс  во внутренний регистр коммутатора 3 дл  передачи в центральный процессор дл  хранени  и анализа.

Параллельно осуществл етс  запись в соответствующие разр ды внутреннего регистра коммутатора 3 кодов с выходов 67,68 блока 16 дл  анализа их с целью определе- ни  наличи  (или отсутстви ) рассинхрбни- зации часов и состо ни  часов. С выхода 30 в контрольный разр д внутреннего регистра коммутатора 3 записываетс  код значени  четности дл  кода на входе-выходе 71 дл  контрол  достоверности передачи кода состо ни  с первой группы входов-выходов коммутатора 3 в центральный процессор,

Сигнал тТСП на выходе 87 узла 78 формируетс  под действием тактовых сигналов

1 СИ2-БОВ, СИ4-БОВ при равенстве кодов адреса на выходе 41 и на выходе 86. На выходе 86 формируетс  код адреса часов или компаратора, или таймера процессора в зависимости от кода операции, установленного на входе 53 соответственно КЗЧ, КЧЧ или КЗК, КЧК, или КЗТ, КЧТ.

В режиме счета (когда на входах 53 установлен нулевой код) на выходах 86 (фиг.2) также устанавливаетс  нулевой код, В результате на выходе 87 и, следовательно, на выходах 81, 82 устанавливаетс  нулевой код. На выходах 44, 45, 46 устанавливаетс  така  комбинаци  сигналов, при которой коммутаторы 1,2,3 отключаютс  от входов- выходов. С каждым по влением сигнала (логической единицы)тГИ на входе 49 начинает формироватьс  последовательность сигналов- АДР1 на выходе 94 И-ДЦР2 на выходе 95, а на выходе 41 формируетс  последовательно код адреса часов, код адреса компаратора , код адреса таймера процессора. Каждый новый код на выходе 41 удерживаетс  в течение действи  сигналовт АДР1 и 7 АДР2. По вление сигнала (логической единицы)7РЧС1 (|РЧС2,1РЧС)на выходе (разр де ) 100 совпадает по времени с по влением сигнала 1АДР1 (тАДР2,7АДР1 и АДР2) и установкой на выходе 41 кода адреса часов. По вление сигнала РКМ2 на выходе (разр де ) 96 совпадает по времени с по влением сигнала т АДР2 и установкой на выходе 41 кода адреса компаратора. По вление сигнала -I РТП2 на выходе (разр де) 97 совпадает по времени с по влением сигнала АДР2 и установкой на выходе 41 кода адреса таймера процессора. Сигналы 7рШ2, тРТП2 управл ют фиксацией сигнала переполнени  со входа 34 блока 14 отдельно дл  компаратора и таймера процессора.

Сигналы АДР1 итАДР2 на разр дах 94, 95 управл ют фиксацией сигнала ошибки со входа 72 блока 14 отдельно соответственно после чтени  информации из блока 7 и после модификации кода в счетчике 4.

Сигналы БЗП, БЗП на разр дах 92, 93 управл ют фиксацией сигнала ошибки со входа 72 блока 14 отдельно при режиме записи и устройстве и при режиме счета.

В режиме счета (так же как и чтени ) в течение действи  сигналатАДР1 осуществл етс  чтение кодов из блоков 7, 8 и запись их в регистр 10 и счетчик 4 под действием тактовых сигналов СИЗ-БОВ, СИ4-БОВ благодар  установке соответствующей комбинации управл ющих сигналов на выходах 39, 40, 43. Состо ние выхода 70 может быть произвольным. На выходах 36 формируетс  контрольный код, который сравниваетс  с контрольным кодом с выходов регистра 10.

Сигнал ошибки (если он по вилс ) фиксируетс  со входа 72 и передаетс  на выход 27. В течение действи  сигнала АДР2 осуществл етс  модификаци  (счет) кодов, запомненных в счетчике 4 и запись в регистр 10 предсказанного контрольного кода со входов 35 под действием тактовых сигналов -/СИЗ-БОВ,тСИ4-БОВ благодар  установке на выходах 39, 44 соответствующей комбинации управл ющих сигналов.

При этом на выходе 70 должна быть установлена логическа  единица. В случае, когда часы переход т в состо ние Стоп и их значение модифицировать (считать) так же, как и значение компаратора, нельз , то на выходе 68 в этом случае устанавливаетс  логическа  единица. На выходе же 69 также устанавливаетс  логическа  единица при установке на выходе 41 кода адреса часов или компаратора. На выходе 70 устанавливаетс  нулевой код, благодар  которому модификаци  кода в счетчике 4 не происходит (т.к. счетчик переходит в режим хранени ), При этом на выходах 35 формируетс  контрольный код, равный коду на выходах 36, благодар  чему обеспечиваетс  правильный контроль ошибок, т.к. на выходах регистра 10 должен быть (при отсутствии ошибок)установлен код, равный коду на вьй ходах 36.

Во всех остальных случа х на выходе 70 устанавливаетс  логическа  единица и обеспечиваетс  счет в счетчике 4.

Далее в момент дейст ви  тактового сигнала уСИб-БОВ осуществл етс  запись в блоки 7, 8 кодов с выходов регистра 10 и счетчика 4 благодар  формированию соответствующих сигналов на выходе 40, При этом в блоке 14 под управлением сигнала т АДР2 фиксируетс  сигнал ошибки с выхода 72 (если он по вилс ) и на соответствующем выходе 29 устанавливаетс  логическа  единица.

Далее, с по влением тактового сигнала 7СИ1-БОВ вновь формируютс  сигналы АДР1,7АДР2, но с новым адресом на выходе 41, и алгоритм работы устройства повтор етс .

При действии сигнала АДР2 и установки кода адреса часов на выходах 41 на выходе 61 по вл етс  сигнал (логическа  единица) и в счетчике 17 происходит модификаци  (прибавление единицы) содержимого счетчика 17 под действием тактовых сигналов7СИЗ-БОВ,СИ4-БОВ.

При по влении на входе 61 256-го по счету сигнала на выходе 73 переполнени  счетчика 17 также устанавливаетс  сигнал (логическа  единица), под действием которого к содержимому таймера 13 прибавл етс  единица под действием тактовых сигналов СИЗ-БОВ,СИ4-БОВ. При этом счетчик 17 обновл етс . Когда на входе 73 по витс  13-й по счету сигнал, на выходе 74 5 также по витс  сигнал (логическа  единица ), который зафиксируетс  в блоке 14 Шк, сигнал продвижени  интервального тайме- ра под действием тактовых сигналов СЙЗ- БбВ, СИ4-БОВ. При этом на

0 соответствующем выходе 29 устанавливаетс  логическа  единица. При всех случа х фиксации сигналов ошибки на входе 72, сиг-, налов переполнени  на входе 34 и сигналов продвижени  интервального таймера не

5 входе 74 блока 14, осуществленные при действии сигнала, АДР2 и режиме счета устройства , на соответствующих выходах 29 и выходе 25, 28 устанавливаетс  логическа  единица. Логическа  единица на выходе 28

0 информирует центральный процессор b необходимости обработки байта состо ни  на входах-выходах 71. По сигналу на выходе 28 центральный процессор задает в устройстве режим чтени  по адресу часов путем

5 установки на входах 53 кода КЧЧ. В центральном процессоре по состо нию соответствующих битов считанного кода состо ни  с выходов 29, 68, 67 распознаютс  наличие Ошибок, переполнение компаратора и тай0 мера процессора, наличие запросов на про- : движение интервального таймера и количество продвижений, з также состо ние часов и признак рассинхронизации часов .

5 Таким образом, сигнал продвижени  интервального таймера всегда формируетс  с периодичностью Т 256 х 13 3328 мкс- «1/300 с.

В прототипе, при установке нового зна0 чени  часов возможна потер  максимум 256 мкс либо удлинение во времени интервала : продвижени  на максимум 256 мкс. В результате точность формировани  интервалов продвижени  интервального таймера в

5 прототипе находитс  в пределах +256 256 мкс. В за вл емом устройстве точность формировани  интервалов продвижени  интервального таймера находитс  в пределах долей микросекунды.:

0 Следовательно, достигаетс  цель изобретени  - повышение точности формиро- - вани  временных интервалов продвижени  интервального таймера.

Указанный количественный эффект за5  вленного устройства достигаетс  при условии использовани  прототипа и за вленного устройства в одной и той же области применени , т.е. в однопроцессорной вычислительной системе. В многопроцессорных вычислительных системах прототип (его структуру) невозможно использовать вследствие еще большего ухудшени  точности (до 1 с) формировани  интервалов продвижени  интервального таймера вследствие необходимости задавать состо ние Стоп часов.

С целью обеспечить требуемую точность формировани  интервалов продвижени  интервального таймера и обеспечить одновременно синхронизацию часов и контроль синхронизации часов (что необходимо дл  расширени  области применени  устройства, т.е. обеспечить возможность применени  в мультипроцессорных системах ) и введен счетчик 17, элементы 19, 18, дешифратор 20, блок 16.

Синхронизаци  часов и контроль синхронизации часов может быть выключен (в однопроцессорной вычислительной системе ) или включен путем установки соответствующих кодов на входы 62 в произвольный момент функционирующего устройства (см. описание блока 16). Включение (выключение ) осуществл етс  (в рассматриваемом примере (фиг.4)) в момент действи  тактового сигнала 7ТИ2-С2. На вход 63 поступают входные сигналы контрол  синхронизации часов, а на вход 64 - входные сигналы синхронизации часов. На выходе 65 формируютс  выходные сигналы контрол  синхронизации часов, а на выходе 66 формируютс  выходные сигналы синхронизации часов. Каждый раз при записи нового значени  часов (при коде КЗЧ на входе 53) и при включении контрол  синхронизации и синхронизации часов, часы в устройстве переход т в состо ние Стоп, если в момент записи часов сигнал синхронизации часов на входе 64 отсутствует (см. описание блока 16). При этом на выходе 68 устанавливаетс  логическа  единица, под управлением которой в счетчике 4 предотвращаетс  модификаци  (счет) значений часов и компаратора (см. описание режима счета устройства).

Фиксаци  состо ни  Стоп часов осуществл етс  под управлением соответствующей комбинации сигналов на выходе 38 (см. описание блока 16).

Часы переход т в состо ние идут из состо ни  Стоп, если на входе 64 по витс  сигнал синхронизации (хоть один логический ноль) или если через входы 62 будет отключена синхронизаци  часов. В этом случае на выходе 68 устанавливаетс  логический ноль, обеспечивающий модификацию (счет) часов и компаратора. При по влении сигнала переноса в 32-ой разр д с выхода 33 в блоке 16 осуществл етс  фиксаци  сигнала (логической единицы) контрол  синхронизации на выходе 65 и сигнала (логического нул ) синхронизации на выходе 66. Сигналы на выходах 65, 66 удерживаютс  в течение 1 мкс. Если за одну

микросекунду до по влени  сигнала на входе 33 или в течение одной микросекунды в течение действи  сигналов на выходах 65, 66 или в течение одной микросекунды после исчезновени  сигналов на выходах 65, 66

0 по витс  сигнал контрол  синхронизации (единичный код) на входе 63, то в блоке 16 фиксируетс  состо ние отсутстви  рассинх- ронизации часов и на выходе 67 фиксируетс  логический ноль. В противном случае в

5 блоке 16 фиксируетс  состо ние рассинхро- низации часов и на выходе 68 устанавливаетс  логическа  единица, котора  устанавливаетс  на выходе 28, информиру  центральный процессор о необходимости

0 обработки байта состо ни  устройства с входов 71. Точность контрол  синхронизации + 1 мкс в за вленном устройстве обусловлена допустимой точностью работы часов, прин той в прототипе и за вленном

5 устройстве.

Таким образом, обеспечиваетс  работоспособность устройства в мультипроцессорных системах за счет возможности обеспечивать состо ние Стоп часов, синх0 ронизацию часов и контроль синхронизации часов. Следовательно, достигаетс  поставленна  цель изобретени  - расширение области применени  за счет применени  в мультипроцессорных системах

5 одновременно с достижением дополнительного положительного эффекта - повышение точности формировани  интервалов продвижени  интервального таймера (см. описание выше).

Claims (1)

1. 0 Формула изобретени 

   Устройство дл  отсчета времени, содержащее три двунаправленных коммутатора, первый счетчик, блок управлени , блок сравнени , блок пам ти информационных

   5 разр дов, блок пам ти контрольных разр дов , коммутатор, регистр, блок предсказани  переносов, блок предсказани  четности байтов, таймер, блок формировани  сигналов состо ни  устройства, элемент свертки

   0 по модулю два, причем группа адресных входов блока пам ти контрольных разр дов соединена с группой адресных входов блока пам ти информационных разр дов и с группой выходов блока управлени , вход запу5 ска которого  вл етс  входом запуска устройства, вход задани  операций внешнего обмена которого соединен с одноимент ным входом блока управлени , группа входов задани  начальных условий которого  вл етс  соответствующей частью первой группы входов задани  начальных условий устройства, оставша с  часть входов первой группы входов задани  начальных условий устройства соединена с группой входов задани  начальных условий блока формировани  сигналов состо ни  устройства , перва  группа тактовых входов блока управлени   вл етс  первой группой тактовых входов устройства, вход блокировки записи блока управлени  соединен с выходом неравенства блока сравнени , выход равенства которого соединен со входом фиксации ошибки блока формировани  сигналов состо ни  устройства, вход фиксации переполнени  которого соединен с первым выходом блока предсказани  переносов, группа выходов которого соединена со второй группой входов блока предсказани  четности байтов, перва  труппа входов которого соединена с группой входов блока предсказани  переносов, с группой разр дных выходов первого счетчика и с группой информационных входов блока пам ти информационных разр дов, вход записи которого соединен с входом записи блока пам ти контрольных разр дов и с первым выходом блока управлени , второй выход которого соединен с управл ющим входом коммутатора, группа выходов которого соединена с группой информационных входов регистра, а втора  группа информационных входов коммутатора соединена с второй. группой выходов блока предсказани  четности байтов, перва  группа выходов которого соединена со второй группой входов блока сравнени , перва  группа входов которого соединена с группой разр дных выходов регистра и с группой информационных входов блока пам ти контрольных разр дов, группа выходов которого соединена с первой группой информационных входов коммутатора и с второй группой информационных входов-выходов второго двунаправленного коммутатора, втора  группа информацией- ных входов-выходов первого двунаправ- ленного коммутатора соединена с группой выходов блока пам ти информационных разр дов и с группой информационных входов первого счетчика, вход разрешени  счёта которого соединена с третьим выходом блока управлени , четвертый выход которого соединен с входами разрешени  первого, второго и третьего двунаправленных коммутаторов , входы управлени  передачей информации первого и второго двунаправленных коммутаторов соединены с п тым выходом блока управлени , шестой выход которого соединен с входом управлени  передачей информации третьего двунаправленного коммутатора, перва  группа

   информационных входов-выходов первого двунаправленного коммутатора  вл етс  группой входов-выходов задани  кода времени устройства, перва  группа информационных входов-выходов второго двунаправленного коммутатора  вл етс  группой входов-выходов контрольных разр дов устройства, перва  группа информационных входов-выходов вместе с входом-выходом разр да контрол  четности третьего двунаправленного коммутатора  вл етс  труппой входов-выходов сигналов состо ни  вместе с входом-выходом разр да контрол  четности устройства, выход ошибки которого соединен с выходом ошибки блока формировани  сигналов состо ни  устройства, группа выходов состо ни  которого соединена с группой входов элемента свертки по модулю два и входами- выходами второй группы информационных входов-выходов третьего двунаправленного коммутатора, вход-выход разр да контрол  четности второй группы информационных входов-выходов которого соединен с выходом элемента свертки по модулю два, выход таймера - с входом фиксации блока формировани  сигналов состо ни  устройства, управл ющий вход которого соединен с седьмым выходом блока управлени , восьмой выход которого  вл етс  выходом конца операции внешнего обмена устройства, вход начальной установки устройства соединен с входом начальной установки блока формировани  сигналов состо ни  устройства, втора  группа тактовых входов которого соединена с группами тактовых входов первого, второго и третьего двунаправленных коммутаторов , счетчика, регистра, блока формировани  сигналов состо ни  устройства , таймера и с второй группой тактовых входов блока управлени , отличающее с   тем, что, с целью расширени  области применени  устройства и повышени  точности формировани  временных интервалов продвижени  интервального таймера, устройство дополнительно содержит элемент ИЛИ, элемент И-НЕ, дешифратор, второй счетчик, блок синхронизации часов, причем втора  группа входов задани  начальных условий устройства соединена с группой задани  начальных условий блока синхронизации часов, выход контрол  синхронизации и выход синхронизации которого  вл ютс  соответственно выходом контрол  синхронизации часов и выходом синхронизации часов устройства, вход контрол  синхронизации часов и вход синхронизации часов которого соединены соответственно со входом контрол  синхронизации и входом синхронизации блока синхронизации часов, выход рассинхрони- зации которого соединен с соответствующим входом элемента свертки по модулю два, с соответствующим входом-выходом второй группы входов-выходов третьего двунаправленного коммутатора и с первым входом элемента ИЛИ, второй вход которого соединен с выходом запроса блока формировани  сигналов состо ни  устройства, выход элемента ИЛИ  вл етс  выходом запроса устройства, вход начальной установки устройства соединен с входом начальной установки блока синхронизации часов, выход состо ни  часов которого соединен с соответствующим входом элемента свертки по модулю два, с соответствующим входом- выходом второй группы входов-выходов третьего двунаправленного коммутатора и с первым входом элемента И-НЕ, выход которого соединен со счетным входом первого счетчика, входами блокировки блока предсказани  переносов и блока предсказани  четности байтов, второй вход элемента И- НЕ соединен с выходом дешифратора, группа входов которого соединена с группой выходов блока управлени , дев тый выход которого соединен с управл ющим входом блока синхронизации часов, вход фиксации переноса которого соединен с вторым выходом блока предсказани  переносов, дес тый выход блока управлени  соединен со счетным входом второго счетчика, выход которого соединен с входом разрешени  счета таймера, перва  группа тактовых входов устройства соединен с первой группой тактовых входов блока синхронизации часов, втора  группа тактовых входов - с тактовым входом второго счетчика и с второй группой тактовых входов 0 блока синхронизации часов.

   0

   5

   Фие.1

   ФШ

   31 .

   J5

   A

   Фиг.З