SU642874A1 - Устройство дл анализа адресной посылки - Google Patents

Description

I

Изобретение относитс  к радиотехнике и может быть исншьзовано в устройствах , обеспечивающих анализ адресной посылки в виде непрерывного кода на соответствие одному из нескол1: их абсшентов при использовании ошюй лвнвв дл  вызова нескольких абонентов на прнемнс сторсше.

Известно устройство дл  анализа адреснс посылки, содержашее регистр сдвига, выходы которого подключены к первым входам вентилей, втсфые входы кото{илх через дешифратор подключены к выходам первого делител , вход которого через блсж синхроиизаиик подключен к первому входу регистра сдвига и к входу второго делител , выходы которого через второй дешифратор подключены к первым входам ключей и к входам соответствующих адресных блоксйв, выходы которых подключены к третьим входам вентилей, а также последовательно соединенные триггер и блок сравнени , при этом донолнительный выход дешифратора подалю:чен S. второму входу регистра сдш1гаШ .

Однако взвестное устройство отлв4 №тса сложностью, так как дл  храве ни  результат(мв сравненна необходимо вмеп отдел Ый т  ггер и отдельный блок сравнени  дл  каждого адреса.

Целью изобретени   вл етс  уцрошенее }1с;тройства путем уменьшени  количества трвггер(ш   блоков сравнение.

Дл  в устрс ство дл  анализа ащ}есной аосылки, содержашее регистр сдвнга, выходы которого подключены к вховам вентилей, вторые входы которых первый дешифратор подключены к выходам первого делител , вход которого блок синхронизации подключен к первому входу регистра сдвига и к входу второго делител , выходы которого через второй дешифратор подключены к первым входам ключей и к входам соответствующих адресных блоков , выходы которых подключены к третьим входам вентилей, а также после36 довагельно соединетпле триггер и блок сревненв , нри этом дополнительный второго дешифратора подключен к второму входу регистра сдвига, введено пнни  задержки, при этом дополнительный выход первого делител  через линию задержки подключен к другому входу второго делител  и к первому входу триггера, второй вход которого соединен с выходами вентилей, дополн тельный в№ од регистра сдвига подключен к второму взюду &1ока сравнешш, третий вход которого соединен с входом линии задержки , а выход блока сравнени  подключен к вторым входам ключей. На чертеже пpи.ieдeнa структурна  элек Ррическа  схема устройства. Устройство дл  анализа адресной посылки сйдержит регистр сдвйга 1, выходы которого подключены к перщдм вхо дам вентилей 2, вторые входил кот( ых через первый дешифратор 3 номера вентил  подключены к выходед нервсгго делител  4, вход KOTOpcwo через блок сивхровнаадии 5 подключен к первому входу регистра сдвига 1 и к входу второго делител  6, выходы которого через второй дешифратор 7 номера адресного блока подключены к первым входам ключей 8 и к входам соответствующих адресных блоков 9, выходы которых подключены к третьим входам вентилей 2, а также иосдедователшо соединенные триггер 1О и блок сравнени  11, при этом дополнительный выход второго дешифратора 7 подключен к второму входу регистра сдвига 1, введенную линию задержки 12 при &ТОМ дополни те льхный выход первого делител  4 через линию задержки 12 подключен к другому входу второго дели тел  6 и к первому входу триггера 10, второй вход которого соединен с выхода ми вентилей 2, дсшолнительный выход ре гистра Сдвига 1 подключен к второму входу блока сравнени  11, третий вход которого соединен с входом пинии задержки 12, а выход блока сравнени  11 подключен к вторым входам ключей 8. Устройство работает следующим образом . Бходшые сигналы адресной посылки йоступают на вход регистра сдвига 1 и на блгас синхронизации 5. Псюле каждого импульса, поступившего в первый разр д регистра сдвига 1, записываетс  вновь поотуш1вший сигнал. Б ок синхронизации 5 осуществл ет установку первого делител - 4 и второго делител  6. в исходное состо ние. В исходном состо нии первый делитель 4 находитс  в нулевом состо нии и на выходе дешифратора 3 номера вентил  отсутствуют сигналы, а второй делитель 6 находитс  в первом состо нии и на первом выходе дешифратора 7 номера адресного блока имеетс  сигнал, который подаетс  иа первый адресный блок 9 и на вход первого ключа 8. На делитель 4 поступают тактовыеимпульсы , которые прогзигают первый делитель 4 и через дешифратор 3 номера вентил  опрашивают все вентили 2. Так как сигнал с дешифратора 7 номера адресного блока поступает на первый адресный блок 9, то сравнение происходит н соответствие первому адресу. При опросе вентилей 2 по коду первого адарса импульсы, с выходов вентилей (при совпадении сигналов на всех трех входах вентил ) поступают на счет ный вход триггера Ю. Таким образом, после первого цикла первого делител  4 обеспечиваетс  сложение по модулю два тех N разр дов регистра сдвига 1 (кроме первого разр да), которые определены первым адресным блоком 9, и результат сложени  записываетс  в триггер 10. Очередной тактовый импульс переведет делитель 4 в исходное положение и на его выхрде по вл етс  сигнал, который поступает на вход линии задержки 12 и на управл ющий вход блока сравнени  11. Происходит сравнение результата, записанйого в триггере Ю, с первым разр дом регистра и результат сравнени  с выхода блока сравнени  11 через первый ключ 8 поступает на выходную шину, так как открыт только первый ключ 8 первым выходом деши||фатора 7 номера адресного блока. Следовательно, в первом цикле происходит сравнение N последних разр дов регистра сдвига 1 по коду первого адреса с содержимым первого разр да регистра сдвига 1. Далее импульс с линии задержки 12 переводит второй делитель 6 во второе состо ние и на втором выходе дешифратора 7 по вл етс  сигнал, который подаетс  на второй адресный блок 9, открывает второй ключ 8 к устанавливает триггер 1О в нулевое ссх:то ние. Поступающие тактовые импульсы производ т второй цикл сдвига первого да/1ител  4, и происходит опрос вентилей 2 по коду второго адреса, результаты сложени  по модулю два последних разр дов регистра сдвига 1, определенных вторым адресным блсжом 9, записываютс  в триггер 1О. После завершени  второго цикла первым делителем 4 прсжсходит сравнение состо ни  триггера Ю с содержимым первого разр да регистра сдвига 1, результаты сравнени  через открытый второй ключ 8 поступают на вторую выходную шину.

Далее устройство работает аналогичным образом: в каждом новом цикле провер етс  соответствие содержимого первого разр да регистра сдвига 1 с результатом сложени  по модулю два последних N разр дов регистра сдвига 1, е ределенкых соответствующим адресным блоком 9. До прихода нового входного сигнала осуществл етс  опрос всех адресов. После последнего цикла последним выходом дешифратора 7 производитс  сдвиг содержимого регистра сдвига 1 на один разр д вправо. В результате такого построени  устройств ва необходимы один триггер 10 и один блок сравнени  11 при любом количестве одновременно анализируемых адресов . В прототипе же дл  каждого адреса необходим свой триггер и свой блок сравнени .

Следовательно, предложенное устройство упрощаетс  по сравнению с прототипом при сохранении основных технических характеристик устройства.

Claims (1)

1. Авторское свидетельство СССР № 403119, кл. Н 04 Q 5/16, 1971.