SU1397914A1

SU1397914A1 - Многоканальное устройство дл приоритетного подключени абонентов к общей магистрали

Info

Publication number: SU1397914A1
Application number: SU864149530A
Authority: SU
Inventors: Владимир Викторович Туравинин
Original assignee: Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority date: 1986-10-27
Filing date: 1986-10-27
Publication date: 1988-06-15

Abstract

Изобретение относитс к вычисли- тельнрй технике и может быть использовано в многомашинных и многопроцессорных вычислительных системах. Цель / г| / изобретени - сокращение объема оборудовани . Устройство содержит в каждом канале триггеры 4-6, элементы И 7 - 9, формирователь импл льсов 10, блок задержки. Устройство позвол ет осуществл ть подключение абонентов к общей магистрали в соответствии с их приоритетами, которые могут измен тьс при настройке вычислительной систем.. Формирователь импульсов при попытке захвата абонентом общей ма- гстрали, если в предьузущий момент времени она была свободна, формирует одиночный импульс, который задерживаетс в устройстве на врем , пропорциональное приоритету соответствующего абонента. 2 ил. п сл 00 со vj (Г ;|| /21 /J П «Г

Description

ФизЛ

Изобретенне относитс к вычисли- тельной технике, в частности к устройствам приоритетного обслуживани .

Целью изобретени вл етс сокра- щение объема оборудовани устройства

На фиг.1 изображена структурна схема устройства; на фиг.2 - структурна схема блока задержки (пример дл трехразр дного кода).

Устройство содержит шину 1 разрешени общей магистрали, шину 2 запрещени общей магистрали, каналы 3, каждый из которых содержит триггеры 4-6, элементы И 7 - 9,.формироател

10импульсов, запросный вход 11 устройства , ответные входы 12 устройств ва, группы кодовых входов 13 устройства , выходы 14 устройства, блок 15 задержки, который содержит (фиг,2) регистр 16, элемент ИЛИ 17, узлы 18 задержки (по количеству разр дов регистра ) , каждый из которых содержит элементы И 19,и 20 и элемент 21 задержки .

Устройство работает следукщим образом .

В исходном состо ниии на регистры

16 от соответствующих источников информации через соответствующие груп- пы входов 13 занос тс коды приори- теттз процессоров, которые не могь Т быть одинаковыми, но при настройке вычислительной системы могут опера- Т1ГВНО измен тьс , триггеры 4-6 на- ход тс в нулевом состо нии, на шинах 2 и 1 установлен сигнал кой единицы. В случайные моменты времени процессоры по мере необходимости передачи сообщений другим процес- сорам выдают на соответствующие вход

11сигналы, устанавливающие триггеры

4соответствующих каналов 3 в единичное состо ние.

Рассмотрим работу одного из кана- лов 3, так как в остальных ка1галах работа осуществл етс аналогичным образом . Сигнал с единичного выхода триггера 4 через открытый элемент И устанавл свает триггер 5 в единичное состо ние, закрыва при этом через шину 1 элементы И 7 всех каналов 3. Сигнап с единичного выхода триггера

5через открытый элемент -И 8 запускает формирователь 10 импульсов, кото- рый выдает одиночньй импульс, поступающий на вход блока 15. Поскольку

на регистрах 16 блоков 15 различных каналов 3 установлены различные коды

то сигналы на выходах блоков 15 различных каналов 3 по вл ютс в различное врем (тем раньше, чем вьш1е приоритет процессора, подключенного к данному каналу). Так, например, дл четырехпроцессорной вычислительной системы коды приоритетов процессоров должны иметь следующий вид: 111, 011, 001, 000 (коды записаны в пор дке возрастани приоритета). Если, например , в данное врем на общую магистраль претендуют два процессора, имеющие первый и второй приоритеты, т.е. их коды приоритетов соответственно равны 000 и 001, то после поступлени сигнала на вход блока 15, на регистре 16 которого установлен код 000, на выходе блока 15 по вл етс единичный сигнал через врем задержки, которое обусловлено задержкой поступившего сигнала на элементе И 19 и элементе ИЛИ 17 этого блока 15. На выходе блока i5, на регистре 16 которого установлен код 001, по вл етс сигнал через врем , обусловленное прохождением сигнала, поступающего на вход этого блока 15 через элемент И 20, элемент 21 задержки узла 18,элемент И 19 узла IBj и элемент ИЛИ 17 данного блока 15.

После по влени сигнала на выходе блока 15, имеющего максимальный приоритет , срабатывает элемент И 9 канала 3, и через выход 14 выдаетс сиг- нал, уведомл ющий о том, что обща магистраль захвачена, можно передавать по ней информацию. Этот же сиг- нал переводит триггер 6 в единичное состо ние, устанавлива тем самым нулевой сигнал на шине 2 и закрыва таким образом элементы И 8 и 9 всех каналов 3. Дл надежной работы устройства врем задержки элементов 21 должно быть не меньше трех логических элементов. В этом случае к моменту вьщачи сигнала с выхода блока 15, на регистре 16 которого установлен .код 001, элемент И 9 закрыт. Доступ к общей магистрали он может получить после того, как процессор с первым приоритетом закончит передачу информации и вьщаст на вход 12 своего канала 3 сигнал, устанавливающий триггеры 4-6 этого канала в нулевое состо ние. Так как на шине 2 по вл етс единичный сигнал, то в канале 3, к которому подключен процессор с первым приоритетом, на выходе элемента

313

И 8 по вл етс сигнал, который запускает формирователь 10 импульсов, сигнал с выхода которого, пройд через блок 15 и элемент И 9, разрешает этому процессору зан ть общую магистраль . Если запросы от процессоров по соответствующим входам 11 поступают в то врем , когда магистраль зан та, то они фиксируютс на триггерах 4 со- ответствующих каналов 3 и после освобождени магистрали наиболее приоритетный процессор в результате работы каналов 3, аналогичной описанной, получает доступ к магистрали.

Claims

Формула изобретени

Многоканальное устройство дл приоритетного подключени абонентов к общей магистрали, содержащее в каждом канале три триггера, три элемента И, формирователь импульсов и блок задержки , причем каждый запросный вход устройства соединен с единичным входом первого триггера одноименного канала, выход первого триггера каждого канала соединен с первым входом первого элемента И своего канала, вторые входы первых элементов И каналов объединены и соединены с шиной разрешени общей магистрали, пр мой выход второго триггера каждого канала соединен с первьп входом второго элемента И своего канала, кажда группа кодовых

входов устройства соединена с группой входов блока задержки одноименного канала , выход блока задержки каждого канала соединен с первым входом третьего элемента И своего канала, выход третьего элемента И каждого канала вл етс соответствующим выходом устройств а, вторые входы третьих элементов И каналов объединены и соеди нены с шиной запрещени общей магист- рали, каждый ответный вход устройства соединен с входами сброса первого, второго и третьего триггеров однои

меннаго канала, отличающее- с тем, что, с целью сокращени объема оборудовани , выход первого элемента И каждого канала соединен с един}гчным входом второго триггера . своего канала, нулевые выходы вторых триггеров каналов соединены с шиной разрешени общей магистрали, вторые входы вторых элементов и каналов соединены с шиной запрещени общей магистрали , выход второго элемента И каждого канала соединен с входом формировател импульсов своего канала, выход формировател импульсов в каждом канале соединен с входом блока задержки, выход третьего элемента И каждого канала соединен с единичным входом третьего триггера своего канала , нулевые выходы триггеров каналов соединены с шиной запрещени общей магистрали.