SU1458873A2

SU1458873A2 - Многоканальное устройство дл приоритетного подключени абонентов к общей магистрали

Info

Publication number: SU1458873A2
Application number: SU874259347A
Authority: SU
Inventors: Владимир Викторович Туравинин; Анатолий Владимирович Ткаченко
Original assignee: Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority date: 1987-06-10
Filing date: 1987-06-10
Publication date: 1989-02-15

Abstract

Изобретение относитс к вычислительной технике и может быть исполь-. зовано в многомашинных и многопроцессорных вычислительных системах. Цель изобретени - повьшение быстродействи . Устройство содержит в каждом канапе 3 триггеры 4, 5, 6, элементы И 7-10, формирователи импульсов 11, 12, элементы НЕ 13, 14, блок 19 задержки. Устройство позвол ет осуществл ть организацию подключени абонентов к общей магистрали в соответствии с их приоритетами, которые могут оперативно измен тьс при настройке вычислительной систеи. 2 ил.

Description

СП

00 00

оо

N

Изобретение относитс к области вычислительной техники и может быть применено в многомашинных и многопроцессорных вычислительных системах, ис- одиночный импульс, поступающий на первый вход блока 19, Поскольку на реничного выхода триггера 5 через открытый элемент И 8 запускает формиро- .ватель 11 импульсов, который выдает

пользук цих дл обмена данными общую магистраль (ОМ),

Цель изобретени - повьшение быстродействи .

На фиг,1 изображена структурна схема устройства; на фиг,2 - структурна схема блока задержки (пример дл трехразр дного кода).

Устройство содержит (фиг,1) шину 1 разрешени .общей магистрали, шину 2 запрещени общей магистрали, каналы 3, каждый из которых содержит триггеры 4 -.6, элементы И 7 - Ю, формирователи 11, 12 импульсов, элементы НЕ

гистрах 20 блоков 19 различных каналов 3 установлены различные коды, то сигналы на выходах блоков 19 различ10 ных каналов 3 будут по вл тьс в различное врем (тем раньше, чем вьщ1е приоритет процессора, подключенного к данному каналу). Так, например, дл четырехпроцессорной вычислительной

15 системы коды приоритетов процессоров могут иметь следукщий вид: П1, 011, 001, 000 (коды записаны в пор дке возрастани приоритета). Если, например , в данное врем на общую магист..

30

13, 14, запросный вход 15 устройства, 20 траль претендует два процессора, име- ответный вход 16 устройства, группу кодовых входов 17 устройства, выход 18 устройства, блок 19 задержки, содержащий (фиг.2) регистр 20, элемент ИЛИ 21, узлы 22 задержки (по коли- 25 честву разр дов регистра), каждый из которых содержит элементы И 23, 24 и элемент 25 задержки, и узлы 26 переноса (на один меньше, чем количество разр дов регистра), каждый из которых содержит элементы И 27, 28,

Устройство работает следующим образом ,.

В исходном состо нии триггеры 4 - 6 наход тс в нулевом состо нии, на шине 2 и шине I установлен сигнал 1,

В случайные моменты времени источники информации, (например, процессоры ) по мере необходимости передачи сообщений другим процессорам выдают 40 на регистры 20 через соответствующие группы входов 17 парафаз ным кодом коды приоритетов процессоров (которые

35

ющие первый и второй приоритеты, т,е, их коды приоритетов соответственно .. равны 000 и 001, то после поступлени сигнала на вход блока 19, на регистре 20 которого установлен код 000, на выходе блока 19 по витс единичный сигнал через врем , которое обусловлено задержкой поступившего сигнала на элементе И 23 узла 22 и элементе ИЛИ 21 блока 19, На выходе блока 19, на регистре 20 которого установлен код 001, по витс сигнал через врем , обусловленное прохождением сигнала, поступающего на вход блока 19 через элементы И 24, задержки 25 узла 22 , И 23 узла 22 и элемент ИЛИ 21 блока 19, После по влени сигнала на выходе блока 19, имеющего максимальный приоритет, срабатывает элемент И 9 ; канала 3, к которому подклю.чен наиболее приоритетный процессор, и через выход 18 этому процессору выдаетс сигнал, уведомл юш;ий его о том, что обща магистраль их захвачена и он может передавать по ней информацию, , Этот же сигнал переводит триггер 6 рассматриваемого канала в единичное состо ние, устанавлива тем самым нулевой сигнал на шине 2, закрыва таким образом элементы И 8, 9 и открыва через элементы НЕ 13 элементы И 10 (по второму входу) всех каналов. При этом к. моменту выдачи сигнала с выхода блока 19 канала 3, на регистре 20 которого установлен код 001, элемент И 9 этого канала 3 будет закрыт, .а с выхода элемента И 10 (который открыт в данном канале 3 по первому входу сигналом с единичного выхода

не могут быть .одинаковыми но при; настройке вычислительной системы могут оперативно измен тьс ), а на соответствующие входы 15 сигналы, уста- навлив.ающие триггеры 4 соответствующих каналов 3 в единичное состо ние (процессоры и .обща магистраль на . : фиг,1 не показаны). Далее рассмотрим работу одного из каналов 3, так как в осталы-гых каналах работа осуществл етс аналогичным образом. Сигнал с единичного выхода триггера 4 через открытый элемент И 7 устанавливает триггер 5 в единичное состо ние, закрыва при этом через шину 1 элементы И 7 всех каналов 3.Сигнал с еди одиночный импульс, поступающий на первый вход блока 19, Поскольку на реничного выхода триггера 5 через открытый элемент И 8 запускает формиро- .ватель 11 импульсов, который выдает

гистрах 20 блоков 19 различных канаов 3 установлены различные коды, то сигналы на выходах блоков 19 различных каналов 3 будут по вл тьс в различное врем (тем раньше, чем вьщ1е приоритет процессора, подключенного к данному каналу). Так, например, дл четырехпроцессорной вычислительной

системы коды приоритетов процессоров могут иметь следукщий вид: П1, 011, 001, 000 (коды записаны в пор дке возрастани приоритета). Если, например , в данное врем на общую магист..

траль претендует два процессора, име-

Claims

Формула изобретения
2ι Многоканальное устройство для приоритетного подключения абонентов к _общей магистрали по авт, св, №1397914, отличающееся ^гем, что, с целью повышения быстро- 2 .действия, в каждый канал устройства дополнительно введены четвертый элемент И, второй формирователь импульсов, два элемента НЕ, а блок задержки дополнительно содержит (п~1) уз- 3( лов. переноса (где η - количество разрядов кода приоритета), каждый из которых содержит два элемента И, причем шина запрещения общей магистрали соединена с входом первого элемента НЕ, в каждом канапе единичный вход второго триггера соединен с первым входом четвертого элемента И, единичный выход третьего триггера через второй элемент НЕ .· соединен с вторым входом четвертого элемента И, третий вход которого соединен с выходом пер- . вого элемента НЕ, выход четвертого элемента И соединен с входом второго формирователя импульсов, выход которого соединен с вторым входом блока задержки, в котором нулевой выход триггера i-го (i=2,n) разряда регистра соединен с первым входом первого элемента И i-ro узла переноса, единичный выход i-ro триггера соединен с первым входом второго элемента И i-ro узла переноса, второй вход блока задержки соединен с вторыми входами первого и второго элементов И последнего узла переноса, выход второго элемента И каждого узла переноса (кроме первого) соединен с вторыми входами первого и второго элементов И предыдущего узла переноса, выход первого элемента И i-ro узла переноса (i=l, η-l) соединен с входом установки в нулевое состояние (i+l)-ro разряда регистра, выход второго элемента И первого узла переноса соединен с входом установки в нулевое состояние первого разряда регистра,

I фи г. 2