SU1487042A1 - Многоканальное устройство для подключения абонентов к общим магистралям - Google Patents

Description

Изобретение относится к вычислительной ^технике и может быть использовано в многомашинных и многопроцессорных вычислительных системах для управления доступом источников информации к нескольким общим магистралям.

Изобретение относится к вычислительной технике и может быть использовано в многомашинных и многопроцессорных вычислительных системах для управления доступом источников информации к нескольким общим магистралям.

Цель изобретения - расширение области применения устройства за счет обеспечения управления приоритетным доступом источников информации к группе магистралей и осуществления буферизации информации.

На фиг. 1 изображена структурная схема одного канала устройства; на фиг, 2 - структурная схема блока формирования максимального кода; на фиг. 3 - структурная схема блока вы2

Цель изобретения - расширение области применения устройства за счет обеспечения управления приоритетным доступом источников информации к группе магистралей и осуществление буферизации информации. Устройство в каждом канале содержит два триггера, два регистра, схему сравнения и блок формирования максимального кода, демультиплексор, блок мультиплексоров, блок демультиплексоров, шифратор, три формирователя импульсов, блок памяти, счетчик, два элемента задержки, блок элементов И, два элемента ИЛИ, с§мь элементов И, элемент ИЛИ-НЕ, блок выбора магистрали. В устройстве осуще- о ствляется захват одной из группы магистрали и выдачу в нее информации без участия источника. 4 ил.

бора магистрали; на фиг. 4 - пример выполнения формирователя импульсов.

Устройство содержит в каждом канале триггеры 1 и 2, демультиплексор 3, регистры 4 и 5, блок 6 мультиплексоров, блок 7 демультиплексоров, схему 8 сравнения, шифратор 9, блок 10 выбора магистрали, блок 11 формирования максимального кода, формирователи 12, 13 и 14 импульсов, блок 15 памяти, счетчик 16, элементы 17 и 18 задержки, блок 19 элементов И, элементы ИЛИ 20 и 21, элементы И 22-28, элемент ИЛИ-НЕ 29, шины 30 запрета устройства, общие магистрали 31, сигнальный выход 32 устройства, вход 33 записи устройства, группу информаци$Ц „„ 1487042

3

1487042

4

онных входов 34 устройства, группу кодовых входов 35 устройства;

Блок 11 формирования максимального кода (фиг. 2) содержит элемент И 36 и узлы 37 выделения приоритетного разряда, каждый из которых содержит элементы И 38 и 39, элемент ИЛИ 40 и элемент НЕ 41.

Блок 10 выбора магистрали (фиг.З) содержит элемент И 42, элемент ИЛИ 43, узлы 44 выделения магистрали, узлы 44 содержат элементы И 45 и 46, элемент 47 задержки и элемент ИЛИ 48.

Формирователи 12, 13 и 14 (фиг. 4) импульсов содержат элемент 49 задержки, элемент НЕ 50, элемент И 51.

Устройство работает следующим образом,

/

В исходном состоянии на регистры 4 группы входов 35 от источников информации заносятся коды приоритетов источников информации, которые не могут быть одинаковыми, однако могут оперативно изменяться при настройке вычислительной системы, триггеры 1 и 2 и регистр 5, счетчик 16 находятся в нулевом состоянии, на шинах 30 находятся "О", на выходе 32 - "О". В случайные моменты времени источники информации по мере необходимости передачи сообщений другим источникам анализируют состояние выхода 32 своего канала. При отсутствии единичного сигнала на выходе 32 источник подает сигналы на вход 33 и выдает одновременно^ пословно сообщение на выходы 34. Единичный сигнал с входа 33 через элемент И 26, на инверсный вход которого поступает нулевой сигнал с выхода переполнения счетчика 16, поступает на суммирующий вход счетчика 16 и на вход записи блока 15 памяти·, разрешая тем самым запись одного слова сообщения. Одновременно с входа 33 первый сигнал через элемент И 28, на инверсный вход которого подан нулевой сигнал с единичного выхода триггера 1, устанавливает триггер 1 в единичное состояние, подготавливая тем самым канал к захвату одной из свободных общих магистралей. Источник информации, передав пословно в блок 15 памяти сообщение, переходит к дальнейшей обработке информации. Захват одной из свободных общих ма- ¹ 'гистралей и передачу сообщений другому источнику осуществляв!’ канал.

При этом единичный сигнал с выхода триггера 1 через элемент И 22 поступает на информационный вход демультиплексора 3 и на вход формирователя 12 импульсов, с выхода которого единичный импульс поступает на вход опроса блока 10 выбора магистрали. Блок 10 работает следующим образом. Единичный /импульс с входа опроса блока 10 через элемент ИЛИ 43 поступает на прямые входы элементов И 45 всех узлов 44. При наличии "О" на одной из шин 30 на инверсном входе элемента И 45 соответствующего узла 44 будет присутствовать нулевой сигнал, который откроет элемент И 45. Если свободной оказалась первая магистраль, т.е. на первой шине 30 присутствует нулевой сигнал, то единичный импульс с выхода элемента ИЛИ 43 через элемент И 45 первого узла 44 выделения магистрали поступает на первый выход блока 10 выбора магистрали, а также поступает на инверсный вход элемента И 46 второго узла 44, запрещая прохождение единичного имульса на второй выход блока 10 при наличии нулевого сигнала на второй шине 30, а также через элементы ИЛИ 48 узлов 44 поступает на инверсные входы элементы И 46 остальных узлов 44, запрещая тем самым прохождение единичных импульсов на соответствующие выходы блока 10. При наличии нулевого потенциала на одной из шин 30 нулевой сигнал, поступая на инверсный вход элемента 45 соответствующего узла 44, и единичный импульс с выхода элемента ИЛИ 43 поступает через элемент И 45 на вход элемента 47 задержки, время задержки которого рассчитано равным времени прохождения единичного импульса в предыдущих узлах 44. С выхода элемента 47 задержки единичный импульс через Элемент И 46 при отсутствии на его инверсном входе единичного импульса с предыдущего узла 44 поступает на соответствующий выход блока 10, а также, если данный узел 44 не последний, поступает на второй вход элемента И 48, с выхода которого единичный импульс поступает на инверсный вход элементов И 46, разрешая тем самым прохождение единичных импульсов на другие выходы блока 10, а также на вход элемента И 48 для·прохождения в последующие узлы 44. Если при приходе на вход элемента ИЛИ 43 блока 10 единичного импульса все ма5

1487042

6

гистрали будут заняты, т.е. на всех шинах 30 присутствуют "1", единичный импульс с выхода элемента ИЛИ 43 поступает через элемент И 42, на всех входах которого будут присутствовать в этом случае единичные сигналы с (Входов блока 10, на второй вход элемента ИЛИ 43. Этот процесс будет продолжаться до тех пор, пока на одном из входов элемента И 42, т.е. на одной из шин запрета, не появится нулевой потенциал, свидетельствующий о наличии свободной магистрали. Таким образом при наличии свободных магистралей на выходе блока 10 появляется позиционный код номера одной из них, который поступает на вход шифратора 9, с выхода которого код номера магистрали поступает на регистр 5. С выхода регистра 5 код адреса свободной магистрали поступает на адресный вход демультиплексора 3, на котором присутствует единичный сигнал с выхода элемента И 22 к соответствующей шине 30, устанавливая тем самым единичный сигнал в данной шине 30. Однако выставить единичный сигнал запрета в одну и ту же шину 30 запрета могут одновременно несколько каналов, поэтому необходимо подтверждение захвата магистрали каналом, которое прог изводится на основе сравнения приоритетов канала. При этом код выбранной магистрали поступает на адресные входы блока 6 мультиплексоров и блока 7 демультиплексоров, а также на входы элемента И 20, с выхода которого единичный сигнал через элемент И 24, на первый и третий входы которого поданы единичные сигналы с выхода элемента И 22 и нулевого выхода триггера 2 соответственно, поступает на разрешающий вход блока 11 формирования максимального кода, на информационные входы которого поступает код приоритета с регистра 4, На выходы блока 11 поступает код приоритета с выбранной магистрали 31 через блок 6 мультиплексоров. Формирование максимального кода приоритета в выбранной магистрали происходит последовательно, начиная со старшего разряда. Если в старшем разряде кода приоритета на группе входов блока 11. присутствует ”1", то срабатывает соответствующий элемент И 38, в результате чего на соответствующий выход блока 11 и через блок 7 демультиплексоров на соответствующей шине выбранной магистрали 31 устанавливается "1". Таким образом, на данной шине магистрали 31 будут присутствовать единицы с тех каналов, у которых на выходе старшего разряда блока 11 присутствуют единичные сигналы. Блоки 11, у которых на входах старших разрядов присутствуют "О", отключаются от выходов, так как сигнал "1", пришедший через блок 6 мультиплексоров с соответствующей магистрали 31 от других каналов, инвертируется элементом НЕ 44, на выходе элемента ИЛИ 40 формируетс'я нулевой сигнал, который через элемент И 39 закрывает последующие узлы 37 и элемент И 36. Если ни один из блоков 11 не получил на входе старшего разряда единичного сигнала, то в старшем разряде результирующего кода сформируется "О". В этом случае сигнал "О" с этой линии, пройдя через элемент НЕ 41, в виде единичного сигнала через элемент ИЛИ 40 совместно с сигналом с разрешающего входа блока 11 открывает вход запрета следующего разряда. Таким образом, при равных условиях в старшем разряде формирование максимального кода приоритета переносится в следующий разряд и спустя время успокоения системы (подсчитанное при проектировании по наихудшему случаю при проектировании) в выбранной магистрали 31 установится максимальный из кодов, записанных на регистрах 4 различных каналов. Через время задержки, равное времени успокоения системы, с выхода элемента И 24 через элемент 18 задержки на управляющие входы блока 19 элементов И поступит единичный сигнал , разрешающий прохождение кода приоритета, сформированного в выбранной магистрали 31, через блок 6 демультиплексора и через блок 19 элементов И на вторую группу входов схем 8 сравнения. На первую группу входов схем 8 сравнения поступает- код приоритета с выходов регистров 4. В том канале, в котором на регистре 4 установлен код, идентичный коду, установившемуся в выбранной магистрали 31, появится единичный сигнал на выходе схемы 8 сравнения, который установит триггер 2 в единичное состояние. Нулевой сигнал с нулевого выхода триггера 2 закроет элемент И 24, запирая тем самым блок 19 элементов И и отключая блок 11 от выходов.

7

1487042

8

Единичный сигнал с единичного выхода

триггера 2 через элемент И 27, на инверсный вход которого поступает нулевой сигнал с выхода формирователя 14 $

импульсов, поступает на вход формирователя 14, единичный импульс с выхода которого через элемент 17 задержки, время задержки которого равно времени окончания переходных процессов в сис- ю теме, поступает на вход считывания блока 15 буферных накопителей и на -т вычитающий вход реверсивного счетчика 16. Слово сообщения, хранящегося в блоке 15, под воздействием импульса 15 считывания поступает на информационный вход блока 7 демультиплексоров и в выбранную магистраль 31, код адреса которой установлен на адресном входе блока 7 демультиплексоров. Поскольку 20

‘ на прямом входе элемента И 27 продолжает действовать единичный сигнал с выхода триггера 2, а на инверсный вход его с выхода формирователя 14 импульсов поступил единичный импульс, 25

. (то на выходе элемента И 27 появится нулевой импульс, который задним фронтом запустит формирователь 14, и очередной единичный импульс с его выхода через элемент 17 задержки пос-30 тупит на вход считывания блока 15 буферной памяти, под воздействием которого очередное слово сообщения будет выдано в выбранную магистраль и на вычитающий вход счетчика 16, вычитая из его содержимого единицу. Процесс пословной выдачи сообщения продолжается до тех пор, пока содержимое счетчика 16 не станет равным нулю.

При этом нулевой код, поступая на дд входы элемента ЙЛИ-НЕ 29, формирует на его выходе единичный сигнал, который, поступая на нулевой вход триггера 2, устанавливает его в нулевое состбяние, а также через элемент И 23, на первый вход которого подан единичный сигнал с выхода элемента И 22, устанавливает триггер и регистр 5 в нулевое состояние, отключая тем самым данный канал от выбранной магистрали 31. При выдаче источником в канал очередного слова информации процесс выбора свободной магистрали 31 и передача информации из блока 15 в одну из общих магистралей повторяется,

В том случае, если код приоритета канала, установленный в регистре 4, не соответствует коду максимального приоритета, установившемуся в выбранной общей магистрали, то на выходе схемы 8 сравнения будет присутствовать нулевой сигнал, а код приоритета, поступая на входы элемента ИЛИ 21, формирует на его выходе единичный сигнал, который через элемент И 25, на инверсный вход которого поступает нулевой сигнал с выхода схемы 8 сравнения, поступает на вход формирователя 13 импульсов, с выхода которого импульс поступает на инверсный вход элемента И 22, образуя тем самым на его выходе нулевой импульс, который задним фронтом запустит формирователь 12 импульсов. Единичный им-?· ;·, пульс поступит на блок 10 выбора магистрали, который выберет другую свободную магистраль путем анализа состояния шин 30 запрета, после чего происходит процесс захвата магистрали' и выдачи информации из блока 15 в захваченную магистраль. При этом при заполнении блока 15 памяти с выхода переполнения счетчика 16 единичный сигнал поступит на выход 32 запрета выдачи, запрещая источнику осуществлять выдачу информации в блок 15 буферной памяти. Блок памяти имеет стековую организацию.

Claims (1)

1. Формула изобретения

   Многоканальное устройство для подключения абонентов к общим магистра|лям, содержащее в каждом канале первый триггер, два регистра, схему сравнения, первый элемент ИЛИ, блок элементов И, два элемента И, первый элемент задержки и блок формирования максимального кода, причем в каждом канале группа кодовых входов устройства соединена с группой информационных входов первого регистра, группа выходов которого соединена с первой группой входов схемы сравнения, управляющий вход блока формирования максимального кода соединен с выходом первого элемента й, отличающееся тем, что, с целью расширения области применения устройства за счет обеспечения управления приоритетным доступом источников информации к группе магистралей и осуществления буферизации информации, в каждый канал введены второй триггер, демультиплексор, блок мультиплексоров, блок демультиплексоров, шифратор, три формирователя импульсов,₍блок памяти, счетчик.

   9

   1487042

   1 0

   второй элемен'г задержки, второй элемент ИЛИ, третий, четвертый, пятый, шестой и седьмой элементы И, элемент ИЛИ-НЕ И блок выбора магистрали, при- $ чем в каждом канале соответствующий вход записи устройства соединен с прямым входом второго элемента И.выход которого соединен с единичным > входом первого триггера, единичный ю выход которого соединен с инверсным входом второго элемента И и с прямым входом третьего элемента И, выход которого соединен с информационным входом демультиплексора, первыми входами ,5 1первого и четвертого элементов И и входом первого формирователя импульсов, выход которого соединен с входом опроса блока выбора магистрали, группа входов которого соединена с шинами за- 20 прета устройства, группа выходов блока выбора магистрали соединена с группой входов шифратора, группа выходов которого соединена с группой информационных входов второго регистра, груп-25 па выходов которого соединена с адресными входами, демультиплексора, блока мультиплексоров, блока демультиплексоров, и группой входов первого элемента ИЛИ, выходы демультиплексора зд соединены с шинами запрета устройства, выход первого элемента ИЛИ соединен с вторым входом первого элемента И, выход которого соединен с входом первого элемента задержки, группа выходов формирователя -максимального кода соединена с группой выходов блока мультиплексоров, с группами информационных входов блока элементов Ии блока демультиплексоров, и с группой выходов блока памяти, информационные входы блока мультиплексоров и выходы блока демультиплексоров соединены с соответствующими информационными магистралями устройства, группа выходов • 4э

   блока элементов И соединена с второй группой входов схемы сравнения и с группой входов второго элемента^ИЛИ, выход которого соединен с прямым входом пятого элемента И, инверсный вход которого соединен с выходом схемы сравнения и с единичным входом второго триггера, выход пятого элемента И соединен с входом второго формирователя импульсов, выход которого соединен с инверсным входом третьего $$ элемента И, выход первого элемента задержки соединен с управляющим входом блока элементов И, нулевой выход

   второго триггера соединен с третьим входом первого элемента И, единичный . выход второго триггера соединен с прямым входом шестого элемента И, выход которого соединен с входом тре-·тьего формирователя импульсов, выход которого соединен с инверсным входом шестого элемента И и с входом второго элемента задержки, выход которого соединен с вычитающим входом счетчика и с входом считывания блока памяти, группа информационных входов которого соединена с соответствующей группой информационных входов устройства^ а вход записи блока памяти соединен с суммирующим входом счетчика и с выходом седьмого элемента И, прямой вход которого соединен с соответствующим входом записи устройства, инверсный вход седьмого элемента И соединен с соответствующим сигнальным выходом устройства и с выходом переполнения счетчика, группа выходов которого соединена с группой входов элемента ИЛИ-НЕ, выход которого соединен с нулевым входом второго триггера и с вторым входом четвертого элемента И, выход которого соединен с нулевым входом первого триггера и входом сброса второго регистра, причем блок выбора магистрали каждого канала содержит элемент ИЛИ, элемент И и группу узлов вьщеления магистрали, причем первый узел выделения магистрали содержит элемент И, узлы выделения магистралей с второго до

   .предпоследнего содержат два элемента И, элемент задержки и элемент ИЛИ, последний узел выделения магистрали содержит два элемента И и элемент задержки, причем первый вход группы входов блока соединен "с инверсным входом элемента И первого узла выделения магистрали, каждый вход группы входов блока соединен с инверсным входом первого элемента И одноименного узла выделения магистрали, входы группы входов блока соединены с соответствующими входами элемента И, выход которого соединен с первым .входом элемента ИЛИ, выход которого соединен с соответствующим входом элемента И, с прямым входом элемента И первого узла выделения магистрали и с прямыми входами первых элементов И узлов выделения магистрали, начиная с второго, выход элемента И первого узла выделения магистрали является первым выходом блока, выходы

   11

   1487042

   1 2

   вторых элементов И узлов выделения магистрали являются соответствующими выходами блока, вход опроса которого соединен с вторым входом элемента ИЛИ, выход элемента И первого узла выделения магистрали соединен с инверсным входом второго элемента И и с первым входом элемента ИЛИ второго узла выделения магистрали, выход элемента ИЛИ узлов выделения магистрали, начиная с второго, кроме предпоследнего, соединен с инверсным входом второго элемента И и с первым входом элемента ИЛИ следующего узла выделения магистрали, выход элемента ИЛИ

   предпоследнего узла выделения магистрали соединен с инверсным входом второго элемента И последнего узла выделения магистрали, выходы вторых элементов И узлов выделения магистрали, кроме последнего, соединены с вторым входом элемента ИЛИ своего узла выделения магистрали, прямой вход второго элемента й узлов выделения магистрали, кроме первого, соединен с выходом элемента задержки евоего узла, выделения магистрали, вход элемента задержки узлов выделения магистрали соединен с выходом первого элемента И своего узла выделения магистрали.

   ЗЬ

   31

   1487042

   43

   42

   фие.З

   1487042