SU1403083A1 - Устройство дл сопр жени двух асинхронных магистралей - Google Patents

Description

со о

00

со

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании многомашинных вычислительных, сетей и комплексов .

Целью изобретени   вл етс  увеличение пропускной способности сопр гаемых асинхронных магистралей с пакетной передачей данных путем устранени  в них блокировок и торможени  при приеме и выдаче данных за счет жесткого разделени  работы буферной пам ти на периоды записи и считывани  и синхронизации этих периодов с моментами поступлени  данных из первой магистрали и выдачи данных во вторую, а также обеспечением нача ла выдачи данных во вторую магистраль только после предварительного накоплени  в буферной пам ти всех слов передаваемого из первой магистрали пакета.

На фиг.1 приведена блок-схема устройства; на фиг.2 - 7-функциональные схемы блока синхронизации, блока триггеров хранени  сигналов подтверждени  приема, блока триггеров хранени  сигналов выдачи, блока арбитража блока управлени  пам тью, распределител  импульсов; на фиг.8 и 9 временные диаграммы работы канала при приеме однословного пакета из первой магистрали и выдаче его во вторую магистраль.

Устройство содержит (фиг,1) каналы 1 и 2э каждый из которых содерхсит буферную пам ть 3, блок управлени  4 пам тью, счетчики 5 и 6 записи и считывани , регистр 7 числа, коммутаторы 8 и 9 числа и адреса, генератор 10 импульсов, распределитель 11 импульсов, блок 12 арбитража, блоки 13 и 14 хранени  сигналов подтверждени  приема и выдачи, выходной коммутатор 15, дешифратор 16, элементы И 17 - 19, счетчик 20 пакетов, элемент ИЛИ 21, элемент сравнени  22, триггер 23 режимаJ, блоки 24 и 25 синхронизации приема и выдачи.

Устройство имеет шину 26 логического нул , вход 27 сброса, вход 28 кода количества пакетов., а также магистральные входы и выходы от первой 29 и втррой 30 магистралей, шины 31 данныхS, шины 32 и 33 сигналов выдачи адреса и данных шины 34 ца пакета, шины 35 и 36 подтверждени  приема адреса и данных шины 37,

5

0

5

0

5

0

5

0

5

зан тости магистрали, входные 38 и выходные 39 шины сигнала доступа в магистраль.

Блоки 24 и 25 синхронизации (фиг,,2) имеют вход 40 сброса, информационный вход 41, вход- 42 режима, тактовые входы 43 и 44 (третьего и четвертого синхроимпульсов)f вход 45 начала обмена , вход 46 признаков адреса, вход 47 данйых, вход 48 конца пакета, вход 49 сигнала выдачи данных, второй 50, первый 51 и третий 52 выходы Блоки 24 и 25 содержат триггеры 53- 55,элементы И 56-61 и элементы ИЛИ 62-64.

- Блок 13 триггеров хранени  сигналов подтверждени  приема (фиг.З) имеет вход 65 сброса, информационный вход 66, вход 67. разрешени  записи, тактовый вход 68, входы 69 и 70 сигналов выдачи адреса и данных, выходы 71 и 72 сигналов подтверждени  приема адреса и данных. Блок 13 со- держит триггеры 73,74 и элементы И 75,76.

Блок 4 триггеров хранени  сигналов выдачи (фит.4 имеет вход 77 сброса, вход 78 разрешени  считывани , тактовый вход 79, входы 80 и

81признаков адреса и данных, входы ,

82и 83 сигналов подтверждени  приема адреса и данных, выходы 84 и 85 сигналов выдачи адреса 84 и данных 85., Блок 14 содержит триггеры 86,87, , элементы И 88,89 и элементы ИЛИ 90, 91 „

Блок 12 арбитража () имеет вход 92 сброса, информационный вход 93., тактовый вход .94, вход 95 признака конца пакета, вход 96 запроса, вход 97 обмена, вход 98 сигнала разрешени  доступа в магистраль, первый выход 99 сигнала разрешени  доступа в магистраль, второй выход 100 (разрешени  выдачи)8 вход-выход 101 сигнала зан тости магистрали. Блок 12 содержит триггеры 102,103, элемент за держки 104, генератор 105 одиночных импульсов,.элемент 106 разв зки (с третьим состо нием)5 элементы И 107-109.

Блок 4 управлени  пам тью (фиг.б) имеет вход 110 сброса, информационный вход 111,входы 112 и 3 разрешени  записи и считывани , группу тактовых входов 114,115 и 116, выходы 117 и 118 (сигналов записи и обращени ) в Блок содержит триггеры 119.

31403083

120, элементы И 121,122 и элементы ИЛИ 123-125.

Распределитель 11 импульсов (фиг.7) имеет вход 126 сброса и счетный вход 127, вькоды первого 128, второго 129, третьего 130 и четвертого 131 синхроимпульсов. Распределитель 11 содержит сдвигающий ре- - гистр 132, регистр 133, элемент ИЛИ ю 134.

Устройство работает следующим образом .

Канал 1 осуществл ет передачу пакетов слов из первой магистрали 29 15 во вторую 30 и работает как пассивный абонент первой магистрали 29 по приему из нее пакетов и как активный абонент второй магистрали 30 по выдаче в нее пакетов,20

Канал 2 осуществл ет передачу пакетов слов из второй магистрали 30 в первую, его работа аналогична работе канала 1, поэтому далее рассматриваетс  работа только первого ка- 25 нала,1.

В исходном состо нии счетчики 5,6,. 20, регистр 7, триггеры в блоках . .. 4.12-14, 24,25 и распределителе 11 установлены в нулевое состо ние сиг- 30 налом с входа 27 устройства.

Распределитель 11 дает на выходах 128-131 распределение импульсов, поступающих ему на вход из генератора 10, показанное на фиг.8,9. Триггер 23 -j5 задает дл  пам ти 3 периоды записи и считывани  по поступающему к нему на счетный вход первому синхроимуль- су. Блок 4 формирует сигнал обращени  в буферную пам ть 3 на триггере 40 120 (фиг.6} и сигнал записи в регистр 7 на триггере 119. Прохождение этих сигналов на выходы 117,118 блока 4 клапанируетс  сигналами разреРазр ды слова

l+N N+1 JN + 2N + 3

Адрес или данные пакета

Признак адреса

Признак данных

Признак

конца

пакета

Рассмотрим вначале работу канала 1 при приеме пакета из первой магистрали 29 по временной диаграмме, представленной на фиг.8.

Дешифратор 16 идентифицирует адреса тех пакетов слов, которые подлежат передаче во вторую магистраль 30 из первой. На выходе элемента И 17 по витс  сигнал по сигналу на шине 32( при условии идентификации адреса с шин 314 дешифратором 16 и отсутствии сигнала переполнени  буферной пам ти 3 с элемента сравнени  22.

Сигнал с Ш)1хода элемента И 17 поступает на вход 45 блока 24 (фиг.2) и устанавливает в I триггеры 53 и 54. Триггер 55 установитс  в 1 по третьему синхроимпульсу (вход 43), в период считывани  (вход 42) и после установки в I триггера 54 - по совпадению условий на элементе И 59. После установки в 1 триггера 55 по четвертому синхроимпульсу (вход 44) триггер 54 обнул етс  (через элементы И 58 и ИЛИ 64J,

В период записи (инверси  сигнала с входа 42), при 1 триггера 55, на элементе И 61 сформируетс  сигнал разрешени , который через выход 50 блока 24 поступает в коммутатор 9, разреша  прохождени  адреса записи из счетчика 6 в буферную пам ть 3, в коммутатор 8, разреша  прохождение

50

шени  с входов 112,113, поступающими 45 ° информационных шин 31, магистрали 29 в буферную пам ть 3, на . управл ющий записью вход буферной пам ти 3 и на вход I12 блока 4, в котором разрешает прохождение сигнала обращени  с выхода 118 на синхронизирующий вход буферной пам ти 3,

Таким образом в буферную пам ть 3 будет записано слово, состо щее из / адреса принимаемого пакета и признака адреса.

Затем по четвертому синхроимпульс су на элементе И 61 блока 24 формируетс  сигнал, который поступает с выхода 51 на счетный вход счетчика 5,

из блоков 24,25.

Блок 24 согласовывает периоды записи в пам ть 3 с моментами поступлени  данных из первой магистрали 29, а блок 25 - периоды считывани  слов из пам ти 3 с моментами выдачи их 5О вторую магистраль 30.

В буферную пам ть 3 записываютс  слова с информационных шин 31, и шин сигналов выдачи адреса 32, , данных 334 и конца пакета 34, магистрали 29. Формат слова буферной пам ти 3 представлен в таблице .

55

Разр ды слова

l+N N+1 JN + 2N + 3

Признак адреса

Признак данных

Признак

конца

пакета

Рассмотрим вначале работу канала 1 при приеме пакета из первой магистрали 29 по временной диаграмме, представленной на фиг.8.

Дешифратор 16 идентифицирует адреса тех пакетов слов, которые подлежат передаче во вторую магистраль 30 из первой. На выходе элемента И 1 по витс  сигнал по сигналу на шине 32( при условии идентификации адреса с шин 314 дешифратором 16 и отсутствии сигнала переполнени  буферной пам ти 3 с элемента сравнени  22.

Сигнал с Ш)1хода элемента И 17 поступает на вход 45 блока 24 (фиг.2) и устанавливает в I триггеры 53 и 54 Триггер 55 установитс  в 1 по третьему синхроимпульсу (вход 43), в период считывани  (вход 42) и после установки в I триггера 54 - по совпадению условий на элементе И 59. После установки в 1 триггера 55 по четвертому синхроимпульсу (вход 44) триггер 54 обнул етс  (через элементы И 58 и ИЛИ 64J,

В период записи (инверси  сигнала с входа 42), при 1 триггера 55, на элементе И 61 сформируетс  сигнал разрешени , который через выход 50 блока 24 поступает в коммутатор 9, разреша  прохождени  адреса записи из счетчика 6 в буферную пам ть 3, в коммутатор 8, разреша  прохождение

50

45

55

дл  записи следующего слова.

В блоке 13 по четвертому синхроимпульсу установитс  в 1 триггер 74, вырабатывающий сигнал подтверждени  адреса, который через выход 71 (фиг.З) поступит на шину 35, магистрали 29,

Триггер 55 блока 24 обнулитс  по переднему фронту сигнала периода считывани , который поступает на вход 42, а триггер 53 находитс  в единичном состо нии весь цикл обме-

устанавливает в 1 триггер 103, выход которого через элемент 106 соединен с шиной зан тости второц магистрали 372 Генератор 105 после установки триггера 103 вырабаты- вает одиночный сигнал, который через выход 100 поступает на вход 45 блока 25 () -и устанавливает в 1 триггеры 53 и 54,

Триггер 55 установитс  в 1 по третьему синхроимпульсу в период записи (вход 42) и при условии, что

на по приему данных из первой магист-15 триггер 54 находитс  в М по сигнарали 29, Прием адреса из первой магистрали 29 в канал 1 на этом заканчиваетс .

По сигналу с шины выдачи данных 33, первой магистрали 29, поступающему на вход 47 блока 24, вторично устанавливаетс  в 1 триггер 54, а затем триггер 55 и запись слова данных из первой магистрали 29 в буферную пам ть 3 повтор етс  аналогично записи адреса.

Поскольку на фиг.8 рассматриваетс  прием пакета, состо щего из одного слова, на шине 34, будет сигнал,

указывающий, что данное слово послед- ЗО 122 сигналов, поступающих с выходов нее в пакете, этот сигнал , а также 1Г7г 118 на синхронизирующие входы сигнал с шины ЗЗ, подлежат записи в регистра числа 7 и буферной пам ти-3, буферную пам ть 3 и в итоге в пам ть В результате на регистре 7 фиксирует- 3 запишетс  информаци , состо ща  из с  первое число пакета, представл ю- слова данных (с шин 31 ) и признаков .,(- щее его адрес. Выходной коммутатор данных (с шины 33( ) и конца пакета 15, открытый потенциалом с выхода (с шины 34)«триггера 53 блока 25 пропускает ин

Сигнал конца пакета с шины 34/ че- юрмацию из регистра 7 во вторую рез элемент И 18 поступит на вход

40

пр мого счета счетчика 20, а также на вход 48 блока 24, где установит . по заднему фронту триггер 53 в нулевое состо ние, привед  тем самым блок 24 в исходное состо ние.

На этом прием пакета из первой магистрали 29 заканчиваетс ,

Работа канала 1 при выдаче пакета во вторую магистраль 30 показана на временной диаграмме фиг«9.

Когда содержимое счетчика 20 не равно О, на выходе элемента ИЛИ 21 по витс  сигнал, поступающий на вход. 96 блока 12 (фиг,5), в котором он установит в 1 триггер 102, последний через врем  арбитража, задаваемое элементом задержки 104, и при условии отсутстви  сигнала на шине 37 зан тости второй магистрали 30 поступающего через вход-выход ЮГ

45

50

55

магистраль 30„

После считывани  слов из пам ти 3 в регистр 7 по четвертому синхроимпульсу на элементе И 61 -блока 25 (фиг,2) формируетс  сигнал, который подаетс  на счетный вход счетчика 6, подготавлива  на нем адрес дл  считывани  следующего слова из пам ти.

Разр ды регистра 7, соответствующие признакам адреса и числа посту- пают в блок 14, в котором устанавливают в 1 триггеры 86 или 87 (фиг.4)е потенциалы которых через выходы 84, 85 поступают на шины выдачи адреса 32 или данных 33 второй магистра-- лио 30.

После считывани  из пам ти 3 в регистр 7 последнего слова пакета данных во вторую магистраль 30 выдаетс  потенциал с последнего разр да регистра 7, содержащего признак конлу с элемента И 59 Триггер 54 затем обнул етс  по условию 1 триггера 55 и четвертому синхроимпульсу- сигналом с выхода элемента ИЛИ 64,,

Сигнал разрешени  считывани  формируетс  на выходе элемента И 60, в период считывани  (инверси  сигнала записи с входа 42J и при условии 1 триггера 55, он выдаетс  с выхо-

да 50 и поступает на управл ющий вход коммутатора 9, пропуска  в пам ть 3 адрес из счетчика 6, а также на вход 113 блока 4 (фиг.б) разреша  прохождение через элементы И 1215

юрмацию из регистра 7 во вторую

0

5

0

5

магистраль 30„

После считывани  слов из пам ти 3 в регистр 7 по четвертому синхроимпульсу на элементе И 61 -блока 25 (фиг,2) формируетс  сигнал, который подаетс  на счетный вход счетчика 6, подготавлива  на нем адрес дл  считывани  следующего слова из пам ти.

Разр ды регистра 7, соответствующие признакам адреса и числа посту- пают в блок 14, в котором устанавливают в 1 триггеры 86 или 87 (фиг.4)е потенциалы которых через выходы 84, 85 поступают на шины выдачи адреса 32 или данных 33 второй магистра-- лио 30.

После считывани  из пам ти 3 в регистр 7 последнего слова пакета данных во вторую магистраль 30 выдаетс  потенциал с последнего разр да регистра 7, содержащего признак конца пакета, через выходной коммутатор 15 на шину 34, кроме того, этот сигнал через элемент И 19 поступает на вход обратного счета -счетчика 20, На этом заканчиваетс  процесс передачи пакета данных из первой магистрали 29 во вторую.

На элементе сравнени  22 происходит сравнение кода количества пакетов данных, наход щихс  в пам ти с кодом максимально допустимого количества , задаваемого на входах 28 устройства, при превьппении допустимого значени  на выходе элемента сравнени  22 вырабатываетс  сигнал, поступающий на вход элемента И 17, запреща  прием пакетов из первой магистрали 29 в канал 1.

Claims (1)

1. Устройство дл  сопр жени  двух асинхронных магистралей, содержащее два канала, каждый из которых включает выходной коммутатор, блок арбитража , регистр числа, генератор импульсов , распределитель импульсов буферную пам ть, блок управлени  пам тью , коммутатор/ :адреса, счетчик , записи, счетчик считывани , коммута- тор числа, блок хранени  сигналов подтверждени  приема, блок хранени  сигналов подтверждени  выдачи, дешифратор и первый элемент И, причем в каждом канале группа выходов регистра числа соединена с группой инфор- мационных входов выходного коммутатора , входом конца пакета блока арбитража , входами адреса и данных блока хранени  сигналов подтверждени  выдачи , тактовым входом соединенного с выходом четвертого синхроимпульса распределител  импульсов, синхро- вход которого подключен к тактовому входу блока арбитража и выходу генератора импульсов, выходы второго, третьего и четвертого синхроимпульсов распределител  импульсов подключены к группе тактовых входов блока управлени  пам тью, первь1й и второй выходы которого подключены соответственно к синхровходам регистра числа и буферной пам ти, входом адреса соед,иненной с выходом коммутатора адреса, первый и второй информационные входы которого соединены соответственно с выходами счетчика записи и счетчика считывани , входы сброса

которых соединены с входом сброса устройства и входами сброса блоков хранени  сигналов подтверждени  приема и выдачи, распределител  импуль- .сов,регистра числа, блока управлени  пам тью и блока арбитража, информационный вход-выход буферной пам ти соединен с информационным входом

регистра числа и выходом коммутатора адреса, первые информационные входы коммутаторов числа, соединенные с входами дешифраторов, в первом и втором каналах  вл ютс  соответствующими входами устройства дл  подключени  к шинам данных первой и второй магистралей, вторые информа цйонные входы коммутаторов числа, соединенные с первыми входами первых элементов И и входами адресной синхронизации блоков хранени  сигналов подтверждени  приема первого и второго каналов и  вл ютс  входами устройства дл  подключени  к шинам сигнала выдачи адреса первой и второй магистралей , третьи информационные входы коммутаторов числа, соединенные с входами синхронизации данных бло- ков хранени  сигналов подтверждени 

приема первого и второго каналов,  вл ютс  входами устройства дл  подключени  к шинам сигнала выдачи данных первой и второй магистралей,.первый и вторые выходы блоков хранени 

сигналов подтверждени  приема первого и второго каналов  вл ютс  йыхо- дами устройства дл  подключени  к шинам подтверждени  приема адреса и данных первой и второй магистралей,

группы выходов выходных коммутаторов, первого и второго каналов  вл ютс  группами выходов устройства дл  подключени  к шинам данных и шинам конца пакета второй и первой магистра-

лей, четвертые информационные входы коммутаторов числа первого и второго каналов  вл ютс  входами устройства дл  подключени  к шинам конца пакета первой и второй магистралей, входывыходы , входы доступа и первые выходы блоков арбитража первого и второго каналов  вл ютс  соответствующими входами-выходами, входами и выходами устройства дл  подключени 

к шинам зан тости и сигналов доступа второй и первой магистралей, первые и вторые исходы блоков хранени  сигналов подтверждени  выдачи первого и второго каналов  вл ютс  соответ-

ствующими.выходами устройства дл  подключени  к шинам подтверждени  вьщачи адреса и данных второй и первой магистралей, информационные вхо- ды блоков арбитража, блока хранени  сигналов подтверждени  приема и блоков управлени  пам тью первого и второго каналов подключены к шине логического нул , в каждом канале второй вход первого элемента И соединен с выходом дешифратора, отличаю- щ е е с   тем, что, с целью увеличени  пропускной способности устройства ., в каждый канал введены блок синхронизации приема, блок синхронизации выдачи, триггер режима, второй и третий элементы И, счетчик пакетов , элемент сравнени  и элемент ИЛИ, причем в каждом канале выходы второго и третьего элементов И подключены соответственно к суммирующему и вычитающему входам счетчика пакетов , группа выходов которого соединена с первой группой входов эле- мента сравнени  и группой входов элемента ИЛИ, выходом подключенного к входу запроса блока арбитража, вход обмена которого соединен с упра- вп юпщм входом выходного коммутато ра и первым выходом блока синхрониза ции выдачи, вход начала обмена которого соединен с вторым выходом блока арбитража, втора  группа входов элемента сравнени  соединена с группой входов задани  количества пакетов устройства5 а выход подключен к третьему входу первого элемента И, первые входы второго и третьего элементов И соединены соответственно с четвертыми информационным входом коммутатора числа и с группой выходов регистра числа, соединенной с входом конца пакета блока синхронизации выдачи , первый выход которого соединен со счетны - входом счетчика считыва -j ни , а второй выход - с первым управл ющим входом коммутатора адреса,, входом разрешени  считывани  блока управлени  пам тью, вторым входом третьего элемента И и входом разрешени  считывани  блока триггеров хранени  сигналов подтверждени  выдачи, первый вьБсод блока синхронизации соединен со счетным входом счетчика записи , а второй выход с входами раз решени  записи блока управлени  па. м тью и блока триггеров.хранени  сигналов подтверждени  приема, вторым

5 0 5 0 Q .

5

5

управл ющим входом коммутатора адреса , вторым входом второго элемента И, управл ющими входами коммутатора числа и буферной пам тью, выход .первого синхроимпульса распределител  импульсов соединен со счетным входом триггера режима, инверсньш и пр мой выходы которого соединены соответственно с входами режима блоков синхрони- приема и выдачи, первые и вторые тактовые входы которых подключены соответственно к выходам третьего и четвертого синхроимпульсов распределител  импульсов, а входы сброса соединены с входом сброса устройства и входом сброса счетчика пакетов, второй выход блока триггеров хранени  сигналов подтверждени  выдачи соединен Q входом сигнала выдачи данных блока синхронизации выдачи, информационный вход которого соединен с шиной логического нул  и информационным входом блока синхронизации приема , вход начала обмена которого подключен к выходу первого элемента И, вход данных и вход сигнала выдачи данных блока синхронизации приема соединен с входом устройства, подключенным к шине выдачи данньЬс соответствующей магистрали, входы адреса и сигнала конца пакета соединены с соответствующими входами устройства, подключенными к шинам сигналов вьща- чи адреса и конца пакета соответствующее магистрали, входы подтверждени  адреса и подтверждени  данных блока триггеров .хранени  сигналов подтверждени  выдачи первого и второго каналов  вл ютс  cooтвeтcтвyюшJ ми входами устройства дл  подключени  к шинам подтверждени  адреса и подтверждени  данных второй и первой магистрали и соединены соответственно с входами адреса и данных блока синхронизации данных тех же каналов, вход обмена блока арбитража и управл ющий вход выходного коммутатора соединены с третьим выходом блока синхронизации выдачи,

2, Устройство по п,1J о т л и ч а- ю щ е е с   тем, что блок синхронизации выдачи (приема) содержит три триггера, шесть элементов И, три элемента ИЛИ, причем синхровход и выход первого триггера соединены соответственно с выходом первого элемента И и первым входом второго элемента И, вторым входом подключенного

к выходу первого элемента ИЛИ, а выходом - к первому входу второго элемента ИЛИ, выход которого подключен к еинхровходу второго триггера, входом сброса соединенного с выходом третьего элемента ИЛИ, первый вход которого подключен к выходу третьего элемента И, первые входы четвертого, п того и шестого элементов И соединены соответственно с первым тактовым входом режима и вторым тактош ш входом блока, первый и второй входы первого элемента ИЛИ соединены соответственно с входами адреса и данных блока, первый и второй входы первого элемента И  вл ютс  соответственно входом конца пакета и входом сигнала выдачи данных, вход сброса первого триггера  вл етс  входом сброса блока и соединен с вторым входом третьего элемента ИЛИ и входом сброса третьего триггера, выходом подключенного к второму входу п того элемента И и первому входу третьего элемента И, второй вход которого соединен с вторым тактовым входом блока , информационные входы первого-, третьего триггеров,-соединены с информационным входом блока, второй вход второго элемента ИЛИ соединен

д с входом начала обмена блока и установочным входом первого триггера, выход которого  вл етс  третьим входом блока, второй вход четвертого элемента И соединен с выходом второ-

5 го триггера, а третий вход - с входом режима блока и синхровходом третьего триггера, установочным входом соединенного с выходом четвертого элемента И, выход п того элемента

0 И  вл етс  вторым выходом блока и

соединен с вторым входом шестого элемента И, выход которого  вл етс  первым выходом блока.

ff}US.Z

(рие.

гп ffS

Фие. 6

ААЛАЛАААААААААААААААААААААДАДЛАА/

А А

9%«

f yUAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA/«tf

A A -A A A A A A

fX.

A A A.

f3f

AA AA A A

A A A A

A A AA.

QL

w/« 3л Cvum . Co.