CN1031085C - 带有高速缓冲存储器的中心处理机优先控制 - Google Patents

带有高速缓冲存储器的中心处理机优先控制 Download PDF

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Abstract

在支持数据总线上多个主设备的计算机系统判优逻辑中插入一逻辑控制门。在这样有判优使用数据总线的系统中，门被如此控制使得对数据总线的竞争者只有在达到一定的系统条件下，才能迫使中央处理器(CPU)退出数据总线。特别是，CPU“抵撞”高速缓冲存储器的信号出现时，就被认为是CPU让出数据总线的机会了。

Description

本发明涉及计算机系统，特别是涉及包含如下数据总线的计算机系统，该数据总线可受控于包含主处理机在内的多个主设备(masters)，且该系统依据预定判优方案分配总线时间。
众所周知，在计算机系统中，如与IBM公司的微通道结构一致的系统中，有许多可以独自通过系统主数据总线安排数据传输的主设备。这些主设备的作用在于将中央处理器CPU从输入/输出口(I/O12)与主存储器之间以及I/O装置与I/O装置之间数据传输的繁索负担中解脱出来。去掉这些负担，CPU就可以集中更多效能于数据处理，安排其它装置执行数据传输。
在这种系统中，对数据总线上各装置已建立优先级，用以分配总线时间。CPU被赋予缺省(default)或剩余(residu-al)优先级，承认总线上的主要工作被合理地分配给其它装置。如果发生排队，则各装置包括CPU在内，在每个判优周期中，竞争占用总线，优先级最高者先用。由于猝发脉冲装置可能连续地坚持其高的优先级，故有一“公平”限制常对猝发脉冲装置使用，以迫使它们等待，在当前队列消失后，方可重新入队。
此工作过程除去在数据总线处于高负荷时，都能很好地分配总线时间。在高负荷状态，CPU偶尔有机会如预定判优方案被允许占用总线，且在一个总线周期后，若有其它装置占先总线，则CPU会被“挤出”。这种状态，将使CPU“锁定”在不能完成为数据传输作准备或其它所要求的工作例如存储器存取的状态。当出现此状态，整个系统性能变坏，在极端状态，还可能损坏系统。在含有高速缓冲存储器的系统中，克服上述锁定问题是很困难的。其原因为：主处理器可能遇到一串高速缓冲存储器的抵撞，从而避开了捕捉数据总线以完成所需信息传输的准备。
因此，本发明的基本目的是保证这样系统的CPU有一定的规定时间用于数据传输，即使在高负荷周期也可以通过主数据线进行数据传输。
发明的进一步目的是在不重新组织系统判优程序的情况下，提供上述时间。
发明的另一个目的是考虑当主处理器占用总线时，进行主处理器高速缓冲器的传输。
本发明在CPU占用数据总线时，通过建立一个受控选优功能(controlled prefere)，防止CPU被挤出数据总线。这一选优功能最好由修改到达中央判优控制器的总线请求信号的逻辑引入。通过如此控制总线请求线，当CPU占用数据总线时，请求信号只有在成功地完成高速缓存储器存取的信号图样出现后才能被传输到中央判优控制，这样在认为高速缓冲存储器的动作是通过数据总线存取主存储器的一种替代形式，CPU便有机会进行数据总线传输。由于在第一个总线请求到达后的预选时限内，附加了暂时取消总线请求，本发明目前较佳实施(implemen-tation)能够保证满足动态主存储器的刷新要求。
全面了解本发明将通过下面目前较佳的具体实施例详细描述。附图只提供示例图示，而不限制本发明的范围。附图中：
图1.  为本发明目前较佳系统的具体化框图图示。
图2.  为根据现有技术将控制信号施加于中央判优控制，以及直接存储器存取(DMA)控制器的框图图示。
图3.  为本发明产生改变了的总线请求信号的目前较佳逻辑框图图示。
图4.  为根据本发明较佳实施例将改变的总线请求信号施加给中央判优控制以及直接存储器存取(DMA)控制器的框图图示。
图5.  为本发明目前较佳实施例的判优顺序的时序图。
结合附图，现在详细介绍本发明的一个目前较佳的实施方案。参见图1，为一本发明的目前较佳执行系统。系统包含一个CPU100，如英特公司(Intel corporation)80386微处理器，高速缓冲存储器105，以及-个高速缓冲存储器控制器110，它们通过一套CPU信号总线140与系统其它单元连接，总线包括一控制总线125，一数据总线130，和一地址总线135。CPU信号总线140与对应的一套系统总线装置140′通过一组缓冲器170隔开。当指令和数据存于高速缓冲存储器105时，缓冲器170允许CPU单独经总线140处理指令和数据，而与系统总线140′无关。与总线装置140相连的有一可直接动态读/写存储寻址的主存储器145、一个存储控制器105、以及一个判优控制器和一直接存储器存取控制器(DMA Controller)用于控制通过总线140进行的直接存储器传输。
对于本发明系统，最好是提供一连接点165，使总线接口装置175如能控制数据总线的总线主装置与系统总线140′连接。这些连接通常采用一般公知的方式，把线路插板，插入带有插板边连接器的插槽(图1表示了侧视)。接口装置175可以与多种其它装置连接，如输入/输出装置(I/O口)180。这种装置180可以包括例如软盘驱动器或磁带机装置(没有在图中表示出来)。这样的系统设置包括接口装置175(可为总线主设备)和控制数据总线115是针对IBM公司的微通道结构，该结构的详细说明见“IBM个人系统Ⅱ硬件接口技术手册”。对于这种系统，中央判优控制器155给控制数据总线130′的装置建立优先级，直接存储器存取控制器160协调实际的上述总线的传输，是公知的。一组典型的判优先等级配制见表1。
        表1
 判优    基本等级    配制-2    存储器刷新-1    错误校验
0    直接存储器存取端口0
1    直接存储器存取端口1
2    直接存储器存取端口2
3    直接存储器存取端口3
4    直接存储器存取端口4
5    直接存储器存取端口5
6    直接存储器存取端口6
7    直接存储器存取端口7
8    备用
9    备用
A    备用
B    备用
C    备用
D    备用
E    备用
F    系统板处理器(CPU)
现在参见图2，现有技术包括一组连线210组成控制总线125′(见图1)的一部分，其上传递的信号控制着数据总线130′的使用。
通道220传递+ARB/-GRANT信号，用于区分建立总线使用进行判优(ARB)的周期及受予使用(GRANT)且各种主设备170按该分配工作的周期。通道240当一个或多个主装置，例如设备170及包括CPU100在等待存取数据总线130′时发送-PREEMPT信号。通道250，当一设备170占有数据总线130′时，发送-BURST信号，表示它是否是可多次或猝发传输的设备。
同样，与中央判优控制器155相连的判优总线260，最好由4线(0～3)组成，通过此总线维持优先级以取得数据总线130′的使用，而在通道维持220GRANT期间，表示总线拥有者。
现在参见图3 ，“与”门310 ，基于-PREEMPT、+HOLD，+ARB/GRANT和ARB BUS四个信号，产生+CPUPRE信号(111＝F对应于CPU100)，表明CPU占用数据总线130′。此+CPUPRE信号在主存储器145要求刷新期间内，触发时间延迟器315产生一预定时间长短的信号，以便不破坏系统规贝及引起数据丢失。计数器320计数高速缓冲存储器控制器110指示的高速缓冲存储器抵撞，而当达到一预定的记数，可取为2，便产生+2HIT信号。选择两个抵撞，是因为这足以表明比抵撞串，而这时CPU可以放弃总线130′。信号+DELAY与+2HIT的反向通过“与”门330产生BLK信号。BLK信号反向与-PREEMPT信号的反向通过“与”门340产生G信号。G信号和+CACHEHIT/-MISS信号的反向施加于“与”门350 ，产生-P′信号。此-P′信号是-PREEMPT信号的改变信号，当CPU占用总线130′时，阻止请求直至两个连续的高速缓冲存储器抵撞出现或在此占有总线期间第一个请求到达后，延时期终了。
现在再看图4，图4结构是依据较佳实施例对图2的改变，线240发送-P′信号，-P′信号是上述-PREEMPT请求信号的改变。该请求信号-PREEMPT的改变见图5中两个时序图。第一个表示两个高速缓冲存储器抵撞状态，第二个表示延时停止状态。
本发明通过参考目前较佳的实施例进行了详细描述，本技术领域内的一般技术人员据此可推得各种本发明的变换形式，所以在确定本发明范围时，应当根据权利要求书考虑到所有其等同形式，这些同属本申请人的权利。

Claims (4)

1.  在含有数据总线和多个主设备包含主处理器的计算机系统中，这些主设备使用通过信号路径传输给判优控制逻辑的总线请求信号争夺所述数据总线，判优控制逻辑使用所述计算机系统总线上的设备标识信号指明当前总线得主，所述系统含有高速缓冲存储器存储系统，被连接来协助主处理器从高速缓冲存储器缓冲器中提供数据，并且包括每当此数据提供后发出第一逻辑信号的装置，所述主处理器的一种选优电路其特征为：
被连接收所述总线信号的装置，用于检测主处理器被确定为数据总线占有者的时间，并在该期间产生第二逻辑信号，
接收并记数所述第一逻辑信号，并且当预定数记到达后产生第三逻辑信号的装置，
被连接接收上述第二和第三逻辑信号及总线请求信号的门电路，当上述第二逻辑信号有效，而上述第三逻辑信号无效时，该门(电路)阻止上述总线请求信号，其它情况下则将所述总线请求信号传给所述判优控制逻辑。
2.  根据权利要求1所述的选优电路，其特征为：一个逻辑装置在上述第二逻辑信号有效时，检测总线请求信号产生，并在预定延时后触发第四逻辑信号，第四逻辑信号施于上述门，消除对上述总线请求信号的阻止。
3.  根据权利要求1和权利要求2所述的选优电路，其特征为：所述预定记数值为2。
4.  根据权利要求2所述选优电路，其特征为：所述计算机系统包含主存储器，主存储器要求定期刷新，而且预定延时短于所述主存储器的刷新周期。
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