CN1191530C

CN1191530C - 多命令部件共用主控器的pci主桥

Info

Publication number: CN1191530C
Application number: CN 01107465
Authority: CN
Inventors: 刘华预; 林家军; 郭小强; 王良清
Original assignee: ZHONGXING INTEGRATED CIRCUIT DESIGN CO Ltd SHENZHEN CITY
Current assignee: Nationz Technologies Inc
Priority date: 2001-01-18
Filing date: 2001-01-18
Publication date: 2005-03-02
Anticipated expiration: 2021-01-18
Also published as: CN1366247A

Abstract

一种多命令部件共用主控器的PCI主桥，该PCI主桥包括一PCI主控器，它又包括PCI主控单元、多路选择器、内部仲裁电路和或门；多个命令部件共用PCI主控单元，针对每一命令部件，对应提供一组FIFO用于时序交换，各组FIFO的数据输出通过多路选择器加到PCI主控单元的输入端，通过内部仲裁电路控制多路选择器的输出。本PCI主桥满足传输效率高、电路简单、成本低廉的要求，克服了电路重复、电路效率较低，成本高的缺点。

Description

多命令部件共用主控器的PCI主桥

技术领域

本发明涉及电数字数据处理装置，尤其涉及计算机外围设备与中央处理器之间的数据交换。

背景技术

随着计算机在各个领域中越来越广泛的应用，计算机的性能及其计算速度也越来越受到重视，在影响计算机运行速度和效率的各种因素中，CPU、存储器和外部设备之间的数据交换过程是很重要的一个要素，通常情况下，系统中一般由一条内部系统总线将CPU与存储器连在一起，由一条PCI总线将各个外部设备连在一起，而内部系统总线与PCI总线则由一个PCI主桥连接起来，该PCI主桥基本上采用的是双端口，一端接内部系统总线，另一端接PCI总线。PCI主桥既可作为PCI总线的主设备，实现PCI总线上的外部设备对内部系统总线上存储器的访问；又可作为PCI总线的从设备，实现CPU对外部PCI总线上外部设备的主动访问。在目前的很多系统中也广泛采用这种结构，在美国专利US526521114中对这种结构的PCI主桥已经有了很详细的描述，US5265211中介绍的双端口桥结构中，其读写共用一组存储器，桥的内部有一仲裁器，它与系统总线仲裁器相互配合，共同完成对总线操作的控制。在这种双端口PCI主桥中，对PCI主控器的设计基本采用两种结构：第一种是多组先进先出存储器(first-in-first-out，以下简称FIFO)和多主控器结构，即对不同的命令部件(用于完成命令操作的部件)，对应有一个PCI主控器完成相应的操作，各PCI主控器的输出通过一个选择器输出到PCI总线上；第二种是单组FIFO，多命令部件共用一个PCI主控器结构，在这种结构中，通过一组控制信号来控制PCI主控器完成相应的命令操作。对于第一种采用多主控器、多组FIFO结构的PCI主桥，虽然能在多命令部件时满足高速数据交换的要求，但是所使用的电路重复、每个电路的功能过于单一、电路效率较低；对于第二种采用单主控器、单组FIFO结构的PCI主桥，各命令部件任务完成所需的无用周期开销太多，电路效率过低，从而大大降低了总线上数据传输的速度。

发明内容

本发明的目的是提供一种同时满足传输效率高、电路设计简单、成本低廉等要求的具有改进结构的PCI主桥，以克服现有技术中的或者电路重复、每个电路的功能过于单一、电路效率较低，或者无用周期开销太多、电路效率过低、数据传输速度慢的缺点。

为了完成上述目的，本发明构造了一种多命令部件共用主控器的PCI主桥，包括PCI主控器、PCI从设备、系统总线主控器、系统总线从设备、与PCI主控器相连的PCI仲裁器、位于系统总线从设备与PCI从设备之间用于存储内部控制和状态信息的内部寄存器、位于系统总线主控器与PCI从设备之间用于存储来自PCI总线命令和控制信息的一组先进先出存储器以及位于系统总线从设备与PCI主控器之间用于存储来自系统总线命令和控制信息的多组先进先出存储器，所述的PCI主控器包括PCI主控单元、多路选择器、或门和内部仲裁电路；其中，PCI主控单元与所述PCI仲裁器相连，并且PCI主控单元的输出端连接到PCI总线；所述多路选择器的输出端连到所述的PCI主控单元；所述多组先进先出存储器的输出端与多路选择器相连，而多组先进先出存储器的输入端与系统总线从设备相连；所述内部仲裁电路的输入端与系统总线从设备相连，而内部仲裁电路的输出端与或门的输入端相连，而该或门的输出端则与PCI主控单元相连，用以控制PCI主控单元；所述内部仲裁电路的输出端还与多路选择器相连，用以决定多组先进先出存储器中哪一组的信号通过所述多路选择器连到PCI主控单元；所述内部仲裁电路的输出端还分别与所述多组先进先出存储器相连，对多组先进先出存储器进行控制。

在本发明所构造的PCI主桥中，由于多命令部件共用PCI主控器结构，针对每一命令部件，对应提供一组FIFO用于时序交换，各组FIFO的命令数据输出通过一选择器加到PCI主控器的输入端，通过一仲裁电路来控制选择器的输出。这种PCI主控器结构吸取了以上两种电路结构的长处，克服了它们的不足，具有传输效率高，所用电路少，对于多命令部件情况时优势更为突出。

附图说明

图1是PCI主桥的总结构框图；

图2是现有的多组FIFO、多主控器结构的PCI主桥结构图；

图3是现有的单组FIFO、多命令部件共用主控器PCI主桥结构图；

图4是本发明多命令部件共用主控器的PCI主桥结构图。

具体实施方式

下面结合附图对本发明进一步说明：

图1是PCI主桥的结构框图。包括以下部分：PCI主控器；PCI主桥内部缓存FIFO，用于存储来自系统总线的命令和控制信息；系统总线从设备；PCI从设备；内部寄存器，用于存储内部控制和状态信息；系统总线主设备，用于完成PCI总线上的外部设备对系统总线上的存储器的读、写操作；PCI总线；系统总线；PCI主桥的外部总线仲裁器，用于控制分配总线。PCI主控器主要完成CPU通过系统总线对PCI总线上的外部设备的读、写操作，当CPU读写外部设备时，系统总线从设备把外部设备的首地址送到FIFO中，在写外部设备时还需把数据写入FIFO中，同时送出一请求信号给PCI主控器，PCI主控器负责把读写地址、数据(写时)以及产生的PCI控制时序送到PCI总线上，在读时还负责从PCI总线取得数据并存到FIFO中。

图2所示的虚线框内部分是多组FIFO、多主控器结构，包含三个PCI主控器和三组FIFO，每一组FIFO和它对应相连的主控器一起完成一个命令部件的命令操作，三个主控器的输出经一选择器输出到PCI总线，具体传输哪一个命令部件的命令由PCI主桥仲裁器确定。这种结构虽然能在多命令部件时满足高速数据交换的要求，但是所使用的电路重复、每个电路的功能过于单一、电路效率较低。

在图3是所示的单组FIFO、多命令部件共用主控器的PCI主桥结构图中，只有一个PCI主控器和一组FIFO，对于单组命令传输、速度要求不是很高的情况时，这种结构是比较合适的。但当有多个命令组(如命令一和命令二)需要传输时，因为只有一组FIFO存储命令，必须等到命令一从FIFO中倒空后才能将命令二写入FIFO，显然此种方式在多命令时效率很低，对高速PCI主桥不适合。

图4虚线框内部分是本发明所构造的多组FIFO、多命令部件共享同一主控器的PCI主桥结构图，图中，PCI主控单元、多路选择器、或门和内部仲裁电路共同构成PCI主控器。PCI主控单元的输出端连到PCI总线；多路选择器的输出端连到PCI总线；FIFO1、FIFO2和FIFO3为三组FIFO，用于存储三组命令操作值，与系统总线从设备、PCI从设备一起共同构成三个命令部件。它们的输出通过多路选择器连到PCI主控器，它们的输入来自PCI主桥的系统总线从设备；内部仲裁电路的作用是当有多个FIFO中有命令需要传输时，负责选择先执行哪一个，其三个输入端REQ1、REQ2、REQ3分别来自系统总线从设备，其输出用于控制PCI主控器、多路选择器、PCI主控单元、FIFO1、FIFO2和FIFO3；PCI总线仲裁电路负责分配PCI总线上各主控器对PCI总线的使用权；PCI主桥系统总线从设备直接挂到系统总线上。

本发明方案是这样实现的，假定FIFO1和FIFO2分别对应存储两个POST写操作的首地址和数据，FIFO3对应存储一个DELAY读操作的首地址和数据，在POST写操作时，当FIFO1中的写首地址和第一个写数据准备好之后，其对应输出一仲裁请求信号REQ1到内部仲裁电路，然后继续将剩下的七个数据写入FIFO1中；当FIFO2中的写首地址和第一个写数据准备好之后，其对应输出一仲裁请求信号REQ2到内部仲裁电路，然后继续把剩下的数据写入FIFO2中；在DELAY操作时，当FIFO3中首地址准备好后，送出一仲裁请求信号REQ3到内部仲裁电路，根据仲裁器的输出来决定进行哪种操作。在系统复位后，CPU对外部PCI总线上的某外部设备进行写操作(如对其初始化)，CPU通过系统总线和PCI主桥上的系统总线从设备将首地址和第一个数据写入FIFO1中，此时FIFO1送出REQ1到内部仲裁电路，然后继续将剩余的数据写入FIFO中，每一组FIFO最多能存储八个数据和一个地址，当需要连续写的数据超过八个时，把第九个数据的地址和第九个数据送到FIFO2中，同时送出REQ2到内部仲裁电路，然后把剩下的数据写入FIFO2中。对于内部仲裁电路，它主要是完成对多个命令部件的请求仲裁，当有多个FIFO中有命令需要传输时负责选择先执行哪一个。当REQ1的响应grantl有效时，使得FIFO1中的首地址和第一个数据被读出，同时PCI主控单元送出一仲裁请求信号到PCI总线仲裁器请求占用PCI总线，一旦PCI主控单元获得PCI总线，它将根据PCI总线协议要求将当前FIFO提供的地址和数据送到PCI总线上去，在这过程中虽然FIFO2送出了REQ2请求信号，但要直到REQ1无效后才会得到响应，grant2变为有效。对于PCI主控器来说，当它发现内部仲裁电路的输出有一个有效时就向PCI仲裁器发出PCI总线占用请求信号，一旦它获得了PCI总线权，即开始数据传输。当为读操作时，依次送出地址和取回数据；当为写操作时，依次送出地址和数据。从而实现了多种命令部件共用一个PCI主控器的设计。在三个命令部件结构的设计中，它比图2少了两个主控器，用较少的电路实现了在桥上进行高速数据传输。

需要说明的是，本发明所构造的命令部件不限于三个，而且随着命令部件的改变，本发明所构造的结构会具有更多的优越性，当有更多的命令部件的时候，只需要增加所述或门、多路选择器和内部仲裁电路的输入端口的数量、并且相应地增加FIFO的数目，以适应增加的命令部件，总之，只要保持所述或门、多路选择器和内部仲裁电路的输入端口的数量和FIFO的数目与命令部件数目的一致即可。

Claims

1、一种多命令部件共用主控器的PCI主桥，包括PCI主控器、PCI从设备、系统总线主控器、系统总线从设备、与PCI主控器相连的PCI仲裁器、位于系统总线从设备与PCI从设备之间用于存储内部控制和状态信息的内部寄存器、位于系统总线主控器与PCI从设备之间用于存储来自PCI总线命令和控制信息的一组先进先出存储器以及位于系统总线从设备与PCI主控器之间用于存储来自系统总线命令和控制信息的多组先进先出存储器，其特征在于：

所述的PCI主控器包括PCI主控单元、多路选择器、或门和内部仲裁电路；其中，PCI主控单元与所述PCI仲裁器相连，并且PCI主控单元的输出端连接到PCI总线；所述多路选择器的输出端连到所述的PCI主控单元；所述多组先进先出存储器的输出端与多路选择器相连，而所述多组先进先出存储器的输入端与系统总线从设备相连；所述内部仲裁电路的输入端与系统总线从设备相连，而内部仲裁电路的输出端与或门的输入端相连，而该或门的输出端则与PCI主控单元相连，用以控制PCI主控单元；所述内部仲裁电路的输出端还与多路选择器相连，用以决定多组先进先出存储器中哪一组的信号通过所述多路选择器连到PCI主控单元；所述内部仲裁电路的输出端还分别与所述多组先进先出存储器相连，对多组先进先出存储器进行控制。

2、如权利要求1所述的多命令部件共用主控器的PCI主桥，其特征在于：所述一组先进先出存储器和多组先进先出存储器中，每一组先进先出存储器包括数据存储空间和地址存储空间。

3、如权利要求2所述的多命令部件共用主控器的PCI主桥，其特征在于：所述数据存储空间可存储八个数据，所述地址存储空间可存储一个地址。

4、如权利要求1所述的多命令部件共用主控器的PCI主桥，其特征在于：所述多组先进先出存储器中，每一组先进先出存储器各存储一组命令操作值，每一组先进先出存储器与系统总线从设备和PCI从设备构成一个命令部件。

5、如权利要求1至4任一所述的多命令部件共用主控器的PCI主桥，其特征在于：所述多组先进先出存储器的组数为3。