CN1061153C - 输入/输出设备和处理设备之间的总线仲裁 - Google Patents

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Abstract

在一个包括输入/输出设备、主存储设备、处理设备(包括先入先出型写入缓冲器)和连接在它们之间的总线的信息系统中，先入先出型写入缓冲器包括标记位保存区，用于保持来自输入/输出设备的总线释放请求信号，作为标记位，以便产生作为标记信号的标记位。总线仲裁电路确定总线可用权力，以便当总线仲裁电路接收该标记信号时，授予由输入/输出设备进行数据写入处理的优先权，而不是由处理设备进行数据写入处理的优先权。

Description

输入/输出设备和处理设备之间的总线仲裁
本发明涉及信息处理系统，该系统包括输入／输出设备、主存储设备和包括先入先出型写入缓冲器的处理设备，更具体地说，涉及处理设备和输入／输出设备之间的总线仲裁方法。
已经提出了用于信息处理系统的各种总线仲裁方法。例如，在公开号为HEi 4-333，950即333，950／1992、发明名称为“信息处理系统”的日本未审查专利预先出版物中揭示了一种总线仲裁方法。根据公开号为HEi 4-333，950的专利，实现总线仲裁方法的信息处理系统包括处理设备、总线仲裁电路、输入／输出设备、主存储设备和总线。处理设备包括中央处理单元和其中的先入先出型写入缓冲器。主存储设备存储许多指令和数据。主存储设备包括存储器阵列。中央处理单元根据主存储设备中的指令对数据进行处理。先入先出型写入缓冲器顺序地保存来自中央处理单元的写入的地址和数据，以便顺序地向总线提供保存的地址和数据。输入／输出设备以比处理设备低的处理速率运行。当输入／输出设备将要使用总线时，该输入／输出设备向总线仲裁电路传送一个总线释放请求信号。总线仲裁电路在处理设备和输入／输出设备之间进行仲裁，确定或处理设备或输入／输出设备的总线可用权力。总线仲裁电路分别向处理设备和输入／输出设备传送第一和第二允许信号，每次一个。总线连接在处理设备、输入／输出设备和主存储设备之间。
近来，中央处理单元能够以几倍于总线的传输速率的高的运行速率运行。结果，在常规的总线仲裁方法中，通过先入先出型写入缓冲器对主存储设备连续地进行地址和数据的写入处理。因此，常规的总线仲裁方法的缺点是在通过先入先出型写入缓冲器对主存储设备连续地进行地址和数据的写入处理期间，输入／输出设备不能对主存储设备进行数据写入处理。
此外，虽然在由处理设备进行数据写入处理期间出现对输入／输出设备的数据写入请求，但是通过输入／输出设备进行数据写入处理是不可能的。这是因为处理设备的数据写入处理是连续进行的。结果，不可能按数据写入请求出现在中央处理单元和输入／输出设备中的次序对主存储设备进行数据写入处理。因此，在数据写入处理中出现次序的更换。
还知道有其它的总线仲裁方法。例如，在公开号为HEi 2-144，652即144，652／1990的日本未审查专利预先出版物中揭示了一种总线仲裁系统，该系统根据当前存储在先入先出(FIFO)存储设备中的数据量，通过改变总线获取优先权，使总线可用权力的仲裁合理化，以便提供总线可用权力。在公开号为HEi 1-200，461即200，461／1989的日本未审查专利预先出版物中揭示了一种采用FIFO型存储器的总线仲裁系统，该存储器保证了系统的满意的仲裁，在该系统中通过采用FIFO型存储器和数据驱动器的简单结构，资源由许多过程或处理器共享。在公开号为Sho 63-147，252即147，252／1988的日本未审查专利预先出版物中揭示了一种多处理器系统，该系统通过当从处理器板向主处理器板发出一个中断请求时对公共总线进行仲裁，而不需要确定中断的优先级。在公开号为Sho 62-202，253即202，253／1987的日本未审查专利预先出版物中揭示了一种存储器存取共享控制系统，由于通过来自处理器的数据信号和数据写时钟信号在信息设置部分设置了控制信息，所以DMAC不设置标记信息，这时通过向输入／输出设备发送一个存取允许信号，该系统不需要扩展DMAC。
上述每个日本未审查专利预先出版物既没有揭示也没有提出在处理设备进行连续数据写入处理的同时能够由输入／输出设备进行数据写入处理的技术。此外，上述每个日本未审查专利预先出版物既没有揭示也没有提出按出现数据写入请求的次序对主存储设备进行数据写入处理的技术。
因此，本发明的一个目的是提供一种信息处理系统和总线仲裁方法，该系统和方法能够在处理设备进行连续数据写入处理的同时，由输入／输出设备进行数据写入处理。
本发明的另一个目的是提供上述类型信息处理系统和总线仲裁方法，该系统和方法能够按处理设备和输入／输出设备中出现对主存储设备进行数据写入请求的次序，对主存储设备进行数据写入处理。
随着下面所作的描述，本发明的其它目的将变得一目了然。
根据对本发明的一个方面的要点的描述，可以理解信息处理系统包括总线。与总线相连的主存储设备存储许多指令和数据。与总线相连的处理设备包括中央处理单元和先入先出型写入缓冲器，中央处理单元用于根据存储在主存储设备中的指令对数据进行数据处理，先入先出型写入缓冲器用于顺序地保存来自所述中央处理单元的存取数据，作为保存的存取数据，以便向总线提供保存的存取数据。与总线相连的输入／输出设备能够以比处理设备低的处理速率运行。输入／输出设备产生总线释放请求信号。与处理设备和输入／输出设备相连的总线仲裁电路在处理设备和输入／输出设备之间进行仲裁，确定或处理设备或输入／输出设备的总线可用权力。
根据本发明，在上述理解的信息处理系统中，先入先出型写入缓冲器包括标记位保存区，用于保存来自输入／输出设备的总线释放请求信号，作为标记位，以便产生作为标记信号的标记位。从而总线仲裁电路确定总线可用权力，以便当总线仲裁电路接收该标记信号时，授予由输入／输出设备进行数据写入处理的优先权，而不是由处理设备进行数据写入处理的优先权。
根据对本发明的一个不同方面的要点的描述，可以理解包括总线的信息处理系统进行总线仲裁的方法。与总线相连的主存储设备存储许多指令和数据。与总线相连的处理设备包括中央处理单元和先入先出型写入缓冲器，中央处理单元用于根据存储在主存储设备中的指令对数据进行数据处理，先入先出型写入缓冲器用于顺序地保存来自所述中央处理单元的存取数据，以便顺序地产生保存的存取数据。与总线相连的输入／输出设备能够以比处理设备低的处理速率运行。输入／输出设备产生总线释放请求信号。与处理设备和输入／输出设备相连的总线仲裁电路在处理设备和输入／输出设备之间进行仲裁，确定或处理设备或输入／输出设备的总线可用权力。
根据本发明，上述理解的方法包括以下步骤：在先入先出型写入缓冲器的标记位保存区中保存来自输入／输出设备的总线释放请求信号，作为标记位，以便产生作为标记信号的标记位；以及确定总线可用权力，以便当总线仲裁电路接收该标记信号时，授予由输入／输出设备进行数据写入处理的优先权，而不是由处理设备进行数据写入处理的优先权。
图1是常规信息系统的框图；
图2是用于说明图1所示常规信息系统的总线仲裁方法的时序图；
图3是根据本发明的最佳实施例的信息处理系统的框图；以及
图4是用于说明图3所示信息系统的总线仲裁方法的时序图。
为了便于理解本发明，参照图1描述常规的信息处理系统。所示信息处理系统例如在上述公开号为HEi 4-333，950即333，950／1992的日本未审查专利预先出版物中已经提出了。
该信息处理系统包括处理设备10′、总线仲裁电路20′、输入／输出设备30、主存储设备40和总线50。处理设备10′包括中央处理单元(CPU)11和先入先出(FIFO)型写入缓冲器12′。主存储设备40存储许多指令和数据。主存储设备40包括存储器阵列(未示出)。中央处理单元11根据主存储设备40中的指令进行数据处理。先入先出型写入缓冲器12′顺序地保存来自中央处理单元11的写入的地址和数据，以便顺序地向总线50提供保存的地址和数据。
输入／输出设备30以比处理设备10′低的处理速率运行。当输入／输出设备30将要使用总线50时，输入／输出设备30向总线仲裁电路20′传送一个总线释放请求信号R。根据总线释放请求信号R，总线仲裁电路20′在处理设备10′和输入／输出设备30之间进行仲裁，确定或处理设备10′或输入／输出设备30的总线可用权力。总线仲裁电路20′分别向处理设备10′和输入／输出设备30传送第一和第二允许信号A1和A2，每次一个。
总线50连接在处理设备10′、输入／输出设备30和主存储设备之间40。更具体地说，处理设备10′和总线50通过第一信号线51相互连接。输入／输出设备30和总线50通过第二信号线52相互连接。主存储设备40和总线50通过第三信号线53相互连接。
处理设备10′通过第一信号线51向总线50提供地址和数据(以下共同称为存取的数据)，以便通过第三信号线53将存取的数据写入主存储设备40中。类似地，输入／输出设备30通过第二信号线52向总线50提供存取的数据，以便通过第三信号线53将存取的数据写入主存储设备40中。
在这种情况下，存储在先入先出型写入缓冲器12′中的一系列存取的数据在一种仲裁操作下被连续送至主存储设备40。这是因为在由处理设备10′将存取的数据写入主存储设备40的全部时间内总线50都被占据。在主存储设备40中，连续接收的存取数据的系列被分成一块一块，以便将这些块写入其中的存储器阵列。
参照图2，描述图1所示的常规信息处理系统的总线仲裁方法。作出如下假设。总线释放请求信号R、第一和第二允许信号A1和A2中的每一个都是低电位起作用。此外，第一和第二存取的数据块C1和C2已经存储在先入先出型写入缓冲器12′中。在这种情况下，输入／输出设备40向总线仲裁电路20′传送总线释放请求信号R，其方式如图2的第一条线或顶部线所示，然后经过一段少量的延时，通过中央处理单元11对先入先出型写入缓冲器12′就第三存取的数据块C3进行写入处理，其方式如从顶部算起第三条线所示。
这样，第一至第三存取的数据块C1至C3被存储在先入先出型写入缓冲器12′中。由于在总线释放请求信号R被送至总线仲裁电路20′之前第一和第二存取的数据块C1至C2已经被存储在先入先出型写入缓冲器12′中，所以总线仲裁电路20′向处理设备10′传送逻辑低电位的第一允许信号A1，以便授予处理设备10′总线可用权力，其方式如第五条线或底部线所示。
结果，存储在先入先出型写入缓冲器12′中的第一和第二存取的数据块C1和C2被通过第一信号线51、总线50和第三信号线53顺序地提供给主存储设备40，其方式如从顶部算起的第四条线所示。如上所述，存储在先入先出型写入缓中器12′中的一系列存取的数据在一种仲裁操作下被连续送至主存储设备40。这时由于第三存取的数据块C3已经存储在先入先出型写入缓冲器12′中，所以第三存取的数据块C3在第二存取的数据块C2以后也提供给主存储设备40。
因此，虽然在第三存取的数据块C3存储在先入先出型写入缓冲器12′中之前总线释放请求信号R被送至总线仲裁电路20′，但是总线释放请求信号R被总线仲裁电路20′拒绝，其结果是出现次序的更换。由处理设备10′(先入先出型写入缓冲器12′)向主存储设备40写入第一至第三存取的数据块C1至C3的操作完成以后，总线仲裁电路20′接收总线释放请求信号R，然后停止传送第一允许信号A1，这以后向输入／输出设备30传送逻辑低电位的第二允许信号A2，以便授予输入／输出设备30总线可用权力。根据第二允许信号A2，输入／输出设备30通过第二信号线52、总线50和第三信号线53将存取的数据块I1写入主存储设备40。
由于总线释放请求信号R被总线仲裁电路20′接收，所以输入／输出设备30停止传送总线释放请求信号R。
利用这一结构，在上述常规的总线仲裁方法中，通过先入先出型写入缓冲器12′向主存储设备40连续写入地址和数据。因此，在上述连续写入处理期间，输入／输出设备30不能对主存储设备40进行数据的写入处理。此外，在由处理设备10′进行数据写入处理期间，输入／输出设备30不能进行数据的写入处理。因此，不能按中央处理单元11和输入／输出设备30中出现的数据写入请求的次序，对主存储设备40进行数据写入处理，这导致出现数据写入处理的次序的更换，如在本说明书的前面所描述的那样。
参照图3，描述根据本发明的最佳实施例的信息处理系统。除了处理设备和总线仲裁电路经过改进与结合图1描述的不同以外，该信息处理系统的结构与图1的结构相同，这一切将变得很清楚。因此处理设备和总线仲裁电路分别用10和20表示。该信息处理系统包括用与图1中相同的参考号表示的类似的电路部分。即输入／输出设备30、主存储设备40和总线50与图1中的类似，因此省略对它们的说明。
处理设备10包括中央处理单元11和先入先出型写入缓冲器12。随着描述的深入将变得很清楚，先入先出型写入缓冲器12与图1所示的先入先出型写入缓中器12′不同。这就是说，先入先出型写入缓冲器12′只存储来自中央处理单元11的存取的数据，而先入先出型写入缓冲器12不仅存储来自中央处理单元11的存取的数据，而且存储来自输入／输出设备30作为标记位的总线释放请求信号R。换句话说，先入先出型写入缓冲器12包括用于保存存取数据的数据保存区121和标记位保存区122，用于保存标记位，作为保存的标记位。标记位保存区122产生保存的标记位，作为标记信号F。标记信号F表示存储在先入先出型写入缓冲器12中的存取数据系列是在由输入／输出设备30产生总线释放请求信号R的同时写入先入先出型写入缓冲器12中的一系列存取的数据。
标记信号F送至总线仲裁电路20。当标记信号F的值改变时，总线仲裁电路20停止为处理设备10传送第一允许信号A1，以便中断由处理设备10进行的连续存取，从而使处理设备10释放总线50。
假定在一个预定的时间间隔，由中央处理单元11对先入先出型写入缓冲器12进行数据写入处理，而在此期间从输入／输出设备30向总线仲裁电路20提供总线释放请求信号。这样，存取数据系列被标记在先入先出型写入缓冲器12中。通过第一信号线51、总线50和第三信号线53，从先入先出型写入缓冲器12向主存储设备40顺序传送存取的数据。当产生标记的存取数据时，处理设备10停止由先入先出型写入缓冲器12产生存取的数据，以便释放总线50。
总线仲裁电路20不仅接收来自输入／输出设备30的总线释放请求信号R，而且接收来自先入先出型写入缓冲器12的标记位保存区122的标记信号F。下面将会说明，总线仲裁电路20根据总线释放请求信号R和标记信号F确定总线可用权力。这就是说，总线仲裁电路20通常授予处理设备10总线可用权力。但是，当总线仲裁电路20接收总线释放请求信号R时，总线仲裁电路20授予输入／输出设备30总线可用权力。更具体地说，当来自处理设备10(先入先出型写入缓冲器12)的标记信号F有效时，并且当总线仲裁电路20接收总线释放请求信号R时，总线仲裁电路20授予输入／输出设备30总线可用权力。结果，在由处理设备10进行数据写入处理期间，能够执行输入／输出设备30的数据写入请求。
参照图4，描述图3所示的信息处理系统的总线仲裁方法。作出如下假设。总线释放请求信号R、第一和第二允许信号A1和A2中的每一个都是低电位起作用。此外，以与结合图2所作的描述类似的方式，第一和第二存取的数据块C1和C2已经存储在先入先出型写入缓冲器12中。在这种情况下，输入／输出设备30向总线仲裁电路20传送总线释放请求信号R，其方式如图4的第一条线或顶部线所示，然后经过一段少量的延时，通过中央处理单元11对先入先出型写入缓冲器12就第三存取的数据块C3进行写入处理，其方式如从顶部算起第三条线所示。
这样，第一至第三存取的数据块C1至C3被保存在先入先出型写入缓冲器12的数据保存区121中，并且总线释放请求信号R被保存在先入先出型写入缓冲器12的标记位保存区122中作为标记位。在所示的例子中，标记位设置在第三存取的数据块C3中。由于在总线释放请求信号R被送至总线仲裁电路20之前第一和第二存取的数据C1至C2已经被存储在先入先出型写入缓冲器12的数据保存区121中，所以总线仲裁电路20向处理设备10传送逻辑低电位的第一允许信号A1，以便授予处理设备10总线可用权力，其方式如第六条线或底部线所示。
结果，存储在先入先出型写入缓冲器12的数据保存区121中的第一和第二存取的数据块C1和C2被通过第一信号线51、总线50和第三信号线53顺序地提供给主存储设备40，其方式如从顶部算起的第四条线所示。这之后，标记信号F从先入先出型写入缓冲器12的标记位保存区122传送至总线仲裁电路20，其方式如从顶部算起的第五条线所示。根据标记信号F，总线仲裁电路20停止传送第一允许信号A1，使处理设备10释放总线50。此外，由于来自处理设备10的标记信号F有效(逻辑低电位)，并且总线仲裁电路20接收总线释放请求信号R，所以总线仲裁电路20向输入／输出设备30传送逻辑低电位的第二允许信号A2，授予输入／输出设备30总线可用权力。根据第二允许信号A2，输入／输出设备30通过第二信号线52、总线50和第三信号线53将存取的数据块I1写入主存储设备40。
由于总线释放请求信号R被总线仲裁电路20接收，所以输入／输出设备30停止传送总线释放请求信号R。当总线仲裁电路20不接收总线释放请求信号R时，总线仲裁电路20停止传送第二允许信号A2。由于虽然标记信号F有效但总线释放请求信号R不被接收，所以总线仲裁电路20向处理设备10传送逻辑低电位的第一允许信号A1，以便授予处理设备10总线可用权力。根据第一允许信号A1，保存在先入先出型写入缓冲器12的数据保存区121中的第三存取的数据块C3被通过第一信号线51、总线50和第三信号线53送至主存储设备40。
如上所述，在由处理设备10进行数据写入处理期间，由于输入／输出设备30的总线释放请求信号R，能够进行数据写入请求。此外，能够按中央处理单元11和输入／输出设备30中出现的对主存储设备40的数据写入请求的次序，对主存储设备40进行数据写入处理。
虽然至此仅结合本发明的一个最佳实施例对本发明进行了描述，但是对本领域的一般技术人员来说，现在将很容易开发出本发明的其它各种实施例。

Claims (3)

1．一种信息处理系统，包括：总线；
与所述总线相连的主存储设备，用于存储许多指令和数据；
与所述总线相连的处理设备，包括中央处理单元和先入先出型写入缓冲器，中央处理单元用于根据存储在所述主存储设备中的指令对数据进行数据处理，先入先出型写入缓冲器用于顺序地保存来自所述中央处理单元的存取数据，作为保存的存取数据，以便向所述总线提供保存的存取数据；
与所述总线相连的输入／输出设备，能够以比所述处理设备低的处理速率运行，所述输入／输出设备产生总线释放请求信号；以及
与所述处理设备和所述输入／输出设备相连的总线仲裁电路，用于在所述处理设备和所述输入／输出设备之间进行仲裁，确定或所述处理设备或所述输入／输出设备的总线可用权力，
所述先入先出型写入缓冲器包括标记位保存区，用于保存来自所述输入／输出设备的总线释放请求信号，作为标记位，以便产生作为标记信号的标记位，从而所述总线仲裁电路确定总线可用权力，以便当所述总线仲裁电路接收该标记信号时，授予由所述输入／输出设备进行数据写入处理的优先权，而不是由所述处理设备进行数据写入处理的优先权。
2．如权利要求1的信息处理系统，其中所述总线仲裁电路根据总线释放请求信号和标记信号确定总线可用权力。
3．一种信息处理系统进行总线仲裁的方法，该系统包括总线；与所述总线相连的主存储设备，用于存储许多指令和数据；与所述总线相连的处理设备，包括中央处理单元和先入先出型写入缓冲器，中央处理单元用于根据存储在所述主存储设备中的指令对数据进行数据处理，先入先出型写入缓冲器用于顺序地保存来自所述中央处理单元的存取数据，以便顺序地产生保存的存取数据；与所述总线相连的输入／输出设备，能够以比所述处理设备低的处理速率运行，所述输入／输出设备产生总线释放请求信号；以及与所述处理设备和所述输入／输出设备相连的总线仲裁电路，用于在所述处理设备和所述输入／输出设备之间进行仲裁，确定或所述处理设备或所述输入／输出设备的总线可用权力，所述方法包括以下步骤：
在所述先入先出型写入缓冲器的标记位保存区中保存来自所述输入／输出设备的总线释放请求信号，作为标记位，以便产生作为标记信号的标记位；以及
确定所述总线可用权力，以便当所述总线仲裁电路接收该标记信号时，授予由所述输入／输出设备进行数据写入处理的优先权，而不是由所述处理设备进行数据写入处理的优先权。
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