JPS62202253A - メモリアクセス共用制御方式 - Google Patents
メモリアクセス共用制御方式Info
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- JPS62202253A JPS62202253A JP2232286A JP2232286A JPS62202253A JP S62202253 A JPS62202253 A JP S62202253A JP 2232286 A JP2232286 A JP 2232286A JP 2232286 A JP2232286 A JP 2232286A JP S62202253 A JPS62202253 A JP S62202253A
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- 238000000034 method Methods 0.000 claims description 7
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 201000010099 disease Diseases 0.000 description 1
- 208000037265 diseases, disorders, signs and symptoms Diseases 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
入出力装置力ζＤＭＡＣ（直接メモリアクセス制御装置
）を介して主記憶装置に直接アクセスする処理システム
において、複数の入出力装置が１つのＤＭＡＣを共用し
つるように図った共用制御方式である。
）を介して主記憶装置に直接アクセスする処理システム
において、複数の入出力装置が１つのＤＭＡＣを共用し
つるように図った共用制御方式である。
本発明は、１つのＤＭＡＣを複数の入出力装置が共用す
るメモリアクセス共用制御方式の改良に関する。
るメモリアクセス共用制御方式の改良に関する。
入出力装置又はそのアダプタのＤ Ｍ Ａ Ｃチャネル
に対する割付けを容易とする対策の実現が望まれている
。
に対する割付けを容易とする対策の実現が望まれている
。
従来例を図によって説明する。第４図は従来例を説明す
るブロック図である。
るブロック図である。
処理装置１、主記憶部２及び入出力装置３が共通バス４
で結ばれた処理システムにおいて、入出力装置３が主記
憶部２に直接アクセスするときは、ＤＭＡＣ（直接メモ
リアクセス制御装置）５にアクセス要求信号６を発する
ことにより、アクセスが許可（アクセス許可信号１１に
よる）される。
で結ばれた処理システムにおいて、入出力装置３が主記
憶部２に直接アクセスするときは、ＤＭＡＣ（直接メモ
リアクセス制御装置）５にアクセス要求信号６を発する
ことにより、アクセスが許可（アクセス許可信号１１に
よる）される。
なお第４図では、入出力装置３は、■１０アダプタ７を
介して共通バス４に結はれている。
介して共通バス４に結はれている。
袂数個のＩ１０アダプタ７を用いるシステムにおいて、
これらのＩ１０アダプタ７に対して、ＤＭＡＣ５のチャ
ネル８を、それぞれ割付ける方法としては次の２つがあ
る。
これらのＩ１０アダプタ７に対して、ＤＭＡＣ５のチャ
ネル８を、それぞれ割付ける方法としては次の２つがあ
る。
（毅 ハードウェア設計の過程で、固定的に割付ける０
■ 設定板を設け、システムプログラム９又は不揮発性
メモリ１０に割付は条件を予め設定しておき、Ｉ１０制
御プ四グラム１２の作動時に該設定条件に基づいて割付
ける。
メモリ１０に割付は条件を予め設定しておき、Ｉ１０制
御プ四グラム１２の作動時に該設定条件に基づいて割付
ける。
上記■の方法では割付けが固定的となるため新たなＩ１
０アダプタ７′の追加又はチャネルの割付は変更をする
ときには、別個のＤＭＡＣ５の増設が必要となる。また
■の方法では、製品納入時に、現ｍＰＡｍＯ際、ハード
ウェア及びソフトウェア双方の設定作業を必要とする問
題点があった。
０アダプタ７′の追加又はチャネルの割付は変更をする
ときには、別個のＤＭＡＣ５の増設が必要となる。また
■の方法では、製品納入時に、現ｍＰＡｍＯ際、ハード
ウェア及びソフトウェア双方の設定作業を必要とする問
題点があった。
第１図は本発明の原理ブロック図である。不発明は、
処理装置１、主記憶部２、入出力装置３及び直接メモリ
アクセス制御装置５が共通バス４で結ばれ、入出力装置
３からのアクセス要求信号６に対し、直接メモリアクセ
ス制御装置５が、アクセス許可信号１１を発することに
より、入出力装置３による主記憶部２へのアクセスが許
可される処理システムにおいて、 処理装置１からのデータ信号Ｂ及びライトクロック信号
Ａにより制御情報Ｃが設定される情報設定部１７と、 制御情報Ｃにより開となってアクセス要求信号６を直接
メモリアクセス制御装置５に伝えるゲート部１８と、 制御情報Ｃにより開となってアクセス許可信号１１を入
出力装置３に伝えるゲート部１９と、チャネル８に関す
るアクセスの有無を示すフラグ情報が設定されるフラグ
設定部２１及び該フラグ設定部の設定の有無を判別する
判別部２０を有する直接メモリアクセス制御装置１５ とを備えている。
アクセス制御装置５が共通バス４で結ばれ、入出力装置
３からのアクセス要求信号６に対し、直接メモリアクセ
ス制御装置５が、アクセス許可信号１１を発することに
より、入出力装置３による主記憶部２へのアクセスが許
可される処理システムにおいて、 処理装置１からのデータ信号Ｂ及びライトクロック信号
Ａにより制御情報Ｃが設定される情報設定部１７と、 制御情報Ｃにより開となってアクセス要求信号６を直接
メモリアクセス制御装置５に伝えるゲート部１８と、 制御情報Ｃにより開となってアクセス許可信号１１を入
出力装置３に伝えるゲート部１９と、チャネル８に関す
るアクセスの有無を示すフラグ情報が設定されるフラグ
設定部２１及び該フラグ設定部の設定の有無を判別する
判別部２０を有する直接メモリアクセス制御装置１５ とを備えている。
処理装置ｌからのデータ信号Ｂ及びデータライトクロヅ
ク信号Ａにより情報設定部１７から制−情報Ｃが設定さ
れ、該制＃情報Ｃがゲート部１８及び１９を開とせしめ
た際％メモリアクセス要求信号６を受けた直接メモリア
クセス制御装置５の判別部２０は、フラグ設定部２１を
調べ、フラグ情報が未設定のとき、アクセス許可信号１
１を入出力装置３へ送出する。
ク信号Ａにより情報設定部１７から制−情報Ｃが設定さ
れ、該制＃情報Ｃがゲート部１８及び１９を開とせしめ
た際％メモリアクセス要求信号６を受けた直接メモリア
クセス制御装置５の判別部２０は、フラグ設定部２１を
調べ、フラグ情報が未設定のとき、アクセス許可信号１
１を入出力装置３へ送出する。
以下、本発明を図面によって説明する。第２図は本発明
の一実施例を説明するブロヅク図、第３図は本発明の一
実施例を説明するタイムチャートである。
の一実施例を説明するブロヅク図、第３図は本発明の一
実施例を説明するタイムチャートである。
第２図は処理装置１、主記憶部２及びＤＭＡＣ５が共通
バス４に結ばれ、入出力装置３が、Ｉ１０アダプタ７を
介して共通バス４ＶＣ結ばれた例である。本発明は、Ｉ
１０アダプタ７と共通バス４との間にドライバー／レシ
ーバ一部（以下Ｌ’） ／ Ｒ部と呼ぶ）１３を新設し
たことを特徴とする。なおこのＤ／Ｒ部１３は、入出力
装置３が、共通バス４に直接結ばれる場合にも適用しう
る。また共通バス４は１図示の如く、アドレスバス１４
、データバス１５及びコントロール（ｆｉｉｌ１Ｍ＋）
ハス１６で構成される。
バス４に結ばれ、入出力装置３が、Ｉ１０アダプタ７を
介して共通バス４ＶＣ結ばれた例である。本発明は、Ｉ
１０アダプタ７と共通バス４との間にドライバー／レシ
ーバ一部（以下Ｌ’） ／ Ｒ部と呼ぶ）１３を新設し
たことを特徴とする。なおこのＤ／Ｒ部１３は、入出力
装置３が、共通バス４に直接結ばれる場合にも適用しう
る。また共通バス４は１図示の如く、アドレスバス１４
、データバス１５及びコントロール（ｆｉｉｌ１Ｍ＋）
ハス１６で構成される。
Ｄ／Ｒ部１３は、フリ・ツブフロ・ツブ１７、ゲート部
１８及び１９で構成される。フリツプフロップ１７へは
、第３図に示す如きライトクロック信号Ａがコントロー
ルバス１６から供給されると共に、データ信号Ｂがデー
タバス１５がら供給される。−万人出力装置３が主記憶
部２へのアクセスを要するとき、アクセス要求信号りが
発せられ、これがＩ１０アダプタ７からＤ／Ｒ［１３へ
送られる。
１８及び１９で構成される。フリツプフロップ１７へは
、第３図に示す如きライトクロック信号Ａがコントロー
ルバス１６から供給されると共に、データ信号Ｂがデー
タバス１５がら供給される。−万人出力装置３が主記憶
部２へのアクセスを要するとき、アクセス要求信号りが
発せられ、これがＩ１０アダプタ７からＤ／Ｒ［１３へ
送られる。
Ｉ１０アダプタ７から、纂３図に示す如く時刻１、
に、アクセス要求信号りが発せられる。次に時刻ｔ、
Ｋ、処狸装鵬［１から発せられたデータ信号Ｂは、デー
タバス１５を経てフリ・Ｖブロック図図へ供給され、次
の時刻ｔ、に、ライトクロック信号Ａが供給されたとき
、７す・ツブフロップ１７がセットされる。これに伴い
時刻ｔ４ に、その出力信号Ｃの信号レベルが「１」と
なるので、ゲート部１８及び１９が開となる。
に、アクセス要求信号りが発せられる。次に時刻ｔ、
Ｋ、処狸装鵬［１から発せられたデータ信号Ｂは、デー
タバス１５を経てフリ・Ｖブロック図図へ供給され、次
の時刻ｔ、に、ライトクロック信号Ａが供給されたとき
、７す・ツブフロップ１７がセットされる。これに伴い
時刻ｔ４ に、その出力信号Ｃの信号レベルが「１」と
なるので、ゲート部１８及び１９が開となる。
従ってゲート部１８の出力側からｔ丁アクセス要求償号
りが、第３図（ｆ）に示す如く出力されて、これがＤＭ
ＡＣ５へ送られる。これによりＤＭＡＣ５の病魔サブル
ーチン２０は、フラグ設定部１８を調べる。このフラグ
設定部１８には、チャネル８ （ＣＨ，、ＣＨ，・・・
）に割付けられたＩ１０アダプタ７からアクセス要求が
あったとき、２値情報「１」がセットされる。このフラ
グ設定部２１にフラグが設定されていなければ使用可を
示すので、該フラグ設定部２１にフラグ、２値情報「１
」を設定したのち、アクセス許可信号Ｅを出力する。
りが、第３図（ｆ）に示す如く出力されて、これがＤＭ
ＡＣ５へ送られる。これによりＤＭＡＣ５の病魔サブル
ーチン２０は、フラグ設定部１８を調べる。このフラグ
設定部１８には、チャネル８ （ＣＨ，、ＣＨ，・・・
）に割付けられたＩ１０アダプタ７からアクセス要求が
あったとき、２値情報「１」がセットされる。このフラ
グ設定部２１にフラグが設定されていなければ使用可を
示すので、該フラグ設定部２１にフラグ、２値情報「１
」を設定したのち、アクセス許可信号Ｅを出力する。
この信号Ｅは、ゲート部１９を経てＩ１０アダプタ７へ
送られ、これにより入出力装置３による主記憶部２への
アクセスが許可されるロアー 以上のように入出力装置３による主記憶部２に対するア
クセス要求は、処理装置１からＤ／Ｒ部１３へ供給され
るデータ信号Ｂ（及びデータライトクロック信号Ａ）Ｋ
よって、ソフト的に制（財）しうる。またＤＭＡＣ５が
、フラグ設定部２１の７ラグ情報に基いてアクセス許可
信号Ｅを発して制（財）する方式なので、■１０アダプ
タ７（又は入出力製置３）を増加する場合でも％ＤＭＡ
Ｃ５の新設を必要としない。
送られ、これにより入出力装置３による主記憶部２への
アクセスが許可されるロアー 以上のように入出力装置３による主記憶部２に対するア
クセス要求は、処理装置１からＤ／Ｒ部１３へ供給され
るデータ信号Ｂ（及びデータライトクロック信号Ａ）Ｋ
よって、ソフト的に制（財）しうる。またＤＭＡＣ５が
、フラグ設定部２１の７ラグ情報に基いてアクセス許可
信号Ｅを発して制（財）する方式なので、■１０アダプ
タ７（又は入出力製置３）を増加する場合でも％ＤＭＡ
Ｃ５の新設を必要としない。
本発明は入出力装置又はＩ１０アダプタの増設に際して
もＤＭＡＣの追加を必要とせず、また調整作業を不要と
する効果をもたらす利点を有する。
もＤＭＡＣの追加を必要とせず、また調整作業を不要と
する効果をもたらす利点を有する。
第１図は本発明の原理プロ９り図
第２図は本発明の一実施例を！５２明するプロ９り図
第３図は本発明の一実施例を説明するタイムチャート
第４図は従来例を説明するブロック図
図において、
１は処理装置、２は主記憶部、３は入出力装置、４は共
通バス、５は直接メモリアクセス制制装置（ＤＭＡＣ）
、６．０はメモリアクセス要求信号、７．７′はＩ１０
アダプタ、８はチャネル、９はシステムプログラム、１
０は不揮発性メモリ、１１゜Ｅはアクセス許可信号％１
２はＩ１０制御プログラム、１３はドライバー／レージ
−バ一部又はＤ／Ｒ部、１４はアドレスバス、１５はデ
ータバス、１６はコントロールバス、１７）２７１Ｊツ
ブフロツプ又は情報設定部、１８．１９はゲート部、２
０は調停サブルーチン又は判別部、２１はフラグ設定部
を示す。
通バス、５は直接メモリアクセス制制装置（ＤＭＡＣ）
、６．０はメモリアクセス要求信号、７．７′はＩ１０
アダプタ、８はチャネル、９はシステムプログラム、１
０は不揮発性メモリ、１１゜Ｅはアクセス許可信号％１
２はＩ１０制御プログラム、１３はドライバー／レージ
−バ一部又はＤ／Ｒ部、１４はアドレスバス、１５はデ
ータバス、１６はコントロールバス、１７）２７１Ｊツ
ブフロツプ又は情報設定部、１８．１９はゲート部、２
０は調停サブルーチン又は判別部、２１はフラグ設定部
を示す。
Claims (1)
- 【特許請求の範囲】 処理装置１、主記憶部２、入出力装置３及び直接メモリ
アクセス制御装置５が共通バス４で結ばれ、入出力装に
３からのアクセス要求信号６に対し、直接メモリアクセ
ス制御装置５が、アクセス許可信号１１を発することに
より、入出力装置３による主記憶部２へのアクセスが許
可される処理システムにおいて、 処理装置１からのデータ信号Ｂ及びデータライトクロッ
ク信号Ａにより制御情報Ｃが設定される情報設定部１７
と、 制御情報Ｃにより、開となってアクセス要求信号６を直
接メモリアクセス制御装置５に伝えるゲート部１８と、 制御情報Ｃにより開となってアクセス許可信号１１を入
出力装置３に伝えるゲート部１９と、チャネル８に関す
るアクセスの有無を示すフラグ情報が設定されるフラグ
設定部２１及び該フラグ情報設定の有無を判別する判別
部２０を有する直接メモリアクセス制御装置５とを備え
、 処理装置１からのデータ信号Ｂ及びデータライトクロッ
ク信号Ａにより情報設定部１７に制御情報Ｃが設定され
、該制御情報Ｃがゲート部１８及び１９を開とせしめた
際、メモリアクセス要求信号６を受けた直接メモリアク
セス制御装置５の判別部２０は、フラグ設定部２１を調
べ、フラグ情報が未設定のとき、アクセス許可信号１１
を入出力装置３へ送出することを特徴とするメモリアク
セス共用制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232286A JPS62202253A (ja) | 1986-02-04 | 1986-02-04 | メモリアクセス共用制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232286A JPS62202253A (ja) | 1986-02-04 | 1986-02-04 | メモリアクセス共用制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62202253A true JPS62202253A (ja) | 1987-09-05 |
Family
ID=12079480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2232286A Pending JPS62202253A (ja) | 1986-02-04 | 1986-02-04 | メモリアクセス共用制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01122447A (ja) * | 1987-11-06 | 1989-05-15 | Fujitsu Ltd | プリンタ制御方式 |
| US5887195A (en) * | 1994-12-09 | 1999-03-23 | Nec Corporation | Bus arbitration between an I/O device and processor for memory access using FIFO buffer with queue holding bus access flag bit |
-
1986
- 1986-02-04 JP JP2232286A patent/JPS62202253A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01122447A (ja) * | 1987-11-06 | 1989-05-15 | Fujitsu Ltd | プリンタ制御方式 |
| US5887195A (en) * | 1994-12-09 | 1999-03-23 | Nec Corporation | Bus arbitration between an I/O device and processor for memory access using FIFO buffer with queue holding bus access flag bit |
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