JPS619751A - マルチプロセツサ制御方式 - Google Patents
マルチプロセツサ制御方式Info
- Publication number
- JPS619751A JPS619751A JP13160584A JP13160584A JPS619751A JP S619751 A JPS619751 A JP S619751A JP 13160584 A JP13160584 A JP 13160584A JP 13160584 A JP13160584 A JP 13160584A JP S619751 A JPS619751 A JP S619751A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- bus
- common bus
- highest priority
- processors
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のプロセッサに優先順位を与えて共通バス
を割当て該バスに接続されたメモリ、チャネルをアクセ
スするマルチプロセッサシステムに関するものである。
を割当て該バスに接続されたメモリ、チャネルをアクセ
スするマルチプロセッサシステムに関するものである。
従来、複数のプロセッサに優先順位を与えて共通バスを
占有させるマルチプロセッサシステムが用いられる。第
３図はこの種のシステムの１例を示したものである。プ
ロセッサ（０） １１．（１） ｈ、・・・（ｓ）１ｓ
がそれぞれドライバ２１１２２・・・２．を介して並列
に共通バス３に接続され、共通バス３にドライバ４を介
し共通のメそり５が、またそれぞれドライハロ１．６２
・・・を介しチャネル（０） ７１． （１） ７２・
・・が接続される。これら複数プロセッサ１１〜１ｎの
共通バス３の占有を制御するため、詳しくは後述するよ
うに、何れかのプロセッサ、たとえばプロセッサ（０）
１１内に優先判定回路１０を設けておき、各プロセッサ
からのバス要求に応じて所定の優先順位に従い許可を与
える。このようにして任意のプロセッサまたは任意のチ
ャネルが共通バスを占有して所要のアクセスを行なうこ
とができる。
占有させるマルチプロセッサシステムが用いられる。第
３図はこの種のシステムの１例を示したものである。プ
ロセッサ（０） １１．（１） ｈ、・・・（ｓ）１ｓ
がそれぞれドライバ２１１２２・・・２．を介して並列
に共通バス３に接続され、共通バス３にドライバ４を介
し共通のメそり５が、またそれぞれドライハロ１．６２
・・・を介しチャネル（０） ７１． （１） ７２・
・・が接続される。これら複数プロセッサ１１〜１ｎの
共通バス３の占有を制御するため、詳しくは後述するよ
うに、何れかのプロセッサ、たとえばプロセッサ（０）
１１内に優先判定回路１０を設けておき、各プロセッサ
からのバス要求に応じて所定の優先順位に従い許可を与
える。このようにして任意のプロセッサまたは任意のチ
ャネルが共通バスを占有して所要のアクセスを行なうこ
とができる。
このマルチプロセッサシステムのメそりアクセスの手順
を第４図■〜■に示す。すなわち、同図■のクロック（
ＯＬＫ）で制御されるとき、任意のプロセッサから同図
■のパス要求があると、プｐセツサ（０） １１の優先
判定回路１０で判定され、同図■のバスアクセス許可が
返される。これによシ要求プロセッサから同図■のアド
レスが出力され、同図■のメモリアクセス信号が設定さ
れ、同図■のデータの読出しが行なわれる。
を第４図■〜■に示す。すなわち、同図■のクロック（
ＯＬＫ）で制御されるとき、任意のプロセッサから同図
■のパス要求があると、プｐセツサ（０） １１の優先
判定回路１０で判定され、同図■のバスアクセス許可が
返される。これによシ要求プロセッサから同図■のアド
レスが出力され、同図■のメモリアクセス信号が設定さ
れ、同図■のデータの読出しが行なわれる。
上記従来例の手順で問題となるのは、同図■〜■で示さ
れる要求プロセッサのバス要求からメモリアクセス信号
までの時間Ｔ１が大きいことである。
れる要求プロセッサのバス要求からメモリアクセス信号
までの時間Ｔ１が大きいことである。
これはプロセッサからローカルバスを介し共通バスを通
しアドレスを確実に送るのを保証する手順を含むためで
ある。かつ各プロセッサは同等に扱われる。
しアドレスを確実に送るのを保証する手順を含むためで
ある。かつ各プロセッサは同等に扱われる。
従って優先順位の高い多用するプロセッサではこの時間
の集計はかなシ大きな負担となることが問題点であった
。
の集計はかなシ大きな負担となることが問題点であった
。
本発明は上述の問題点を解決し、とくに利用度の高い最
高優先順位のプロセッサのアクセスを効率的にして共通
バスの利用率を高めるようにしたマルチプロセッサのバ
ス割当方式を提供することを目的とするものである。
高優先順位のプロセッサのアクセスを効率的にして共通
バスの利用率を高めるようにしたマルチプロセッサのバ
ス割当方式を提供することを目的とするものである。
〔問題点を解決するための手段と作用〕前記目的を達成
するため、本発明のマルチプロセッサ制御方式は複数の
プロセッサに優先順位を与えて共通バスを割当て該バス
に接続されたメモリ、チャネルをアクセスするマルチプ
ロセッサシステムにおいて、最高優先順位のプロセッサ
を指定し、それ以外のプロセッサが共通バスを使用して
いない時は常に最高優先順位のプロセッサに共通バスを
割当てることを特徴とするものである。
するため、本発明のマルチプロセッサ制御方式は複数の
プロセッサに優先順位を与えて共通バスを割当て該バス
に接続されたメモリ、チャネルをアクセスするマルチプ
ロセッサシステムにおいて、最高優先順位のプロセッサ
を指定し、それ以外のプロセッサが共通バスを使用して
いない時は常に最高優先順位のプロセッサに共通バスを
割当てることを特徴とするものである。
このように制御することにより多用する最高優先順位の
プロセッサは最初を除き、常に従来例の第４図に示した
Ｔ１時間の時間四スをなくすることができるものである
。最高優先順位以外のプロセッサまたはチャネルが共通
バスをアクセスする場合は第４図の手順通シであシ、そ
の終了後は必ず最高優先順位のプロセッサに割当てられ
る。
プロセッサは最初を除き、常に従来例の第４図に示した
Ｔ１時間の時間四スをなくすることができるものである
。最高優先順位以外のプロセッサまたはチャネルが共通
バスをアクセスする場合は第４図の手順通シであシ、そ
の終了後は必ず最高優先順位のプロセッサに割当てられ
る。
このように、従来全ツキセツサの共通の待ち時間を最高
優先順位のプ日セッサの占有に割当てることによシ、実
際に該プ日セッサに要求があった場合には、このアドレ
スをアクセスするための手順に要する時間Ｔ１の一部が
省かれて時間短縮され、その集計によシ多用する最高優
先順位のプロセッサのオーバヘッドを軽減することにな
シ、従って他のプロセッサに対する待ち時間も減少する
ことができる。
優先順位のプ日セッサの占有に割当てることによシ、実
際に該プ日セッサに要求があった場合には、このアドレ
スをアクセスするための手順に要する時間Ｔ１の一部が
省かれて時間短縮され、その集計によシ多用する最高優
先順位のプロセッサのオーバヘッドを軽減することにな
シ、従って他のプロセッサに対する待ち時間も減少する
ことができる。
第１図は本発明の実施例の構成説明図であシ、第２図■
〜■はその動作説明図でおる。以下第１図に従い、第２
図■〜■を参照しつつ説明する。
〜■はその動作説明図でおる。以下第１図に従い、第２
図■〜■を参照しつつ説明する。
全体のシステムは第５因の通シとし、最高優先順位のプ
ロセッサとしてプロセッサ（０）１１とし、ここに優先
判定回路１０を設ける。第１図はプロセッサ（０）１１
とトランシーバ２、を含む部分の詳細な構成例を示した
ものである。
ロセッサとしてプロセッサ（０）１１とし、ここに優先
判定回路１０を設ける。第１図はプロセッサ（０）１１
とトランシーバ２、を含む部分の詳細な構成例を示した
ものである。
プロセッサ（０）１１以外の他の装置がバスをアクセス
していない時はプロセッサ（Ｄ）ｉｌがバスを占有して
いるものとする。
していない時はプロセッサ（Ｄ）ｉｌがバスを占有して
いるものとする。
いま、チャネル１に対しメモリ５から直接転送するよう
に指示するＤＭＡ ｉ求を優先判定回路１０に入力する
と、プロセッサ（０）１１の命令によシ、たとえば図示
のチャネル１．チャネル０．プロセッサ１に対し優先順
位に従い廓仏許可ＤＡＯＫＯ、ＤＡＯＫｌ、ＤＡＯＫ２
が出力する。この場合、プロセッサ（０）１１自身の要
求に対するＤＭＡ許可ＤＡＯＫ５がないことを条件に、
たとえばプロセッサ（１）１ｚのＤＭＡ許可信号ＤＡＯ
Ｋ Ｏを出力し、これを受けてチャネル１は下記のデー
タ転送シーケンスを開始し、第１図の下部に示すトラン
シーバ制御回路を制御する。
に指示するＤＭＡ ｉ求を優先判定回路１０に入力する
と、プロセッサ（０）１１の命令によシ、たとえば図示
のチャネル１．チャネル０．プロセッサ１に対し優先順
位に従い廓仏許可ＤＡＯＫＯ、ＤＡＯＫｌ、ＤＡＯＫ２
が出力する。この場合、プロセッサ（０）１１自身の要
求に対するＤＭＡ許可ＤＡＯＫ５がないことを条件に、
たとえばプロセッサ（１）１ｚのＤＭＡ許可信号ＤＡＯ
Ｋ Ｏを出力し、これを受けてチャネル１は下記のデー
タ転送シーケンスを開始し、第１図の下部に示すトラン
シーバ制御回路を制御する。
中アドレス／データを出力する（第２図■）。
（ｉｉ）バスのスキュおよびアドレス・デコード時間＋
ｒ１′を保証するためのストローブ信号Ｄ８Ｖ １を出
力する（第２図■）。
ｒ１′を保証するためのストローブ信号Ｄ８Ｖ １を出
力する（第２図■）。
（ｉｉｉ）メモリからの応答信号５ＲＶＯによシ、バス
・シーケンスを終了する。
・シーケンスを終了する。
まずＤＭ人許可信号ＤＡＯＫＯをＯＲ回路１４を介しン
リツプフロツプ（ＦＦ２）１２に入れ第２図■、■に示
すタイミングでセットする。前述の時間Ｔ／を第２図■
のストレープＤＳＶ １によシ保証し、メモリ応答ｓ′
ｆＬｖｏの立上シで（ＦＦ’２）１２をリセットし、そ
のＱ出力をＯＲ回路１６を介しトランシーバ２１ に
送シ共通バス３を占有する。一方ＡＮＤ回路１５を介し
てメモリアクセス信号人を第２図■のメモリ応答ＳＲ，
ＶＤとともにＡＮＤ回路１５に入れてタイミングを合せ
、ＯＲ回路１６を経てトランシーバ２１を駆動し共通パ
ス３にメモリアクセス信号を送出する。そしてメモリ応
答５ＲＶＯの立下シによシプロセッサ（１）１２のパス
占有が終シ、同時にプロセッサ（０）１．がパスを占有
し、アドレス／データを出力する。
リツプフロツプ（ＦＦ２）１２に入れ第２図■、■に示
すタイミングでセットする。前述の時間Ｔ／を第２図■
のストレープＤＳＶ １によシ保証し、メモリ応答ｓ′
ｆＬｖｏの立上シで（ＦＦ’２）１２をリセットし、そ
のＱ出力をＯＲ回路１６を介しトランシーバ２１ に
送シ共通バス３を占有する。一方ＡＮＤ回路１５を介し
てメモリアクセス信号人を第２図■のメモリ応答ＳＲ，
ＶＤとともにＡＮＤ回路１５に入れてタイミングを合せ
、ＯＲ回路１６を経てトランシーバ２１を駆動し共通パ
ス３にメモリアクセス信号を送出する。そしてメモリ応
答５ＲＶＯの立下シによシプロセッサ（１）１２のパス
占有が終シ、同時にプロセッサ（０）１．がパスを占有
し、アドレス／データを出力する。
プロセッサ（０）１１自身のＤＭＡ要求が発生すると、
第１図上部の７リツプフロツプ（ＦＦＩ）１１と７リツ
プフロツプ（ＦＦ３） １５よ構成る回路の（ＦＦ１）
１１にＤＭ人許可ＤＡＯＫ５を入力してセットし、スト
ローブ信号Ｄ８Ｖ １を出力するが、この場合はプロセ
ッサ（０）１．の占有は確定しておシ、直ちにアドレス
／データを出力できるので、パスのスキュおよびアドレ
ス・デコード時間Ｔ（の保証をとくに行なう必狭がない
。
第１図上部の７リツプフロツプ（ＦＦＩ）１１と７リツ
プフロツプ（ＦＦ３） １５よ構成る回路の（ＦＦ１）
１１にＤＭ人許可ＤＡＯＫ５を入力してセットし、スト
ローブ信号Ｄ８Ｖ １を出力するが、この場合はプロセ
ッサ（０）１．の占有は確定しておシ、直ちにアドレス
／データを出力できるので、パスのスキュおよびアドレ
ス・デコード時間Ｔ（の保証をとくに行なう必狭がない
。
従って、第２図■〜■に示すように、同図■のアドレス
／データを出力するとともに、自身のＤＭＡ許可ＤＡＯ
Ｋ３を７リツプフロツプ（ＦＦＩ）１１に入れ、同図■
、■のタイミングでセットし、同図■のメモリ応答８Ｒ
ＶＯと同期させた同図■のメモリアクセス信号人を、前
述のトランシーバ制御回路２１のＡＮＤ回路１５．ＯＲ
回路１６を介してトランシーバ２１に送シこれを駆動制
御する。ここで、本発明では第２図■のＤ８Ｖ １によ
りＴｌ／時間を設定するための同図■の（ＦＦ２） １
２０セット手順を省略したことになシ、時間短縮が行な
われる。
／データを出力するとともに、自身のＤＭＡ許可ＤＡＯ
Ｋ３を７リツプフロツプ（ＦＦＩ）１１に入れ、同図■
、■のタイミングでセットし、同図■のメモリ応答８Ｒ
ＶＯと同期させた同図■のメモリアクセス信号人を、前
述のトランシーバ制御回路２１のＡＮＤ回路１５．ＯＲ
回路１６を介してトランシーバ２１に送シこれを駆動制
御する。ここで、本発明では第２図■のＤ８Ｖ １によ
りＴｌ／時間を設定するための同図■の（ＦＦ２） １
２０セット手順を省略したことになシ、時間短縮が行な
われる。
以上説明した。ように、本発明によれば、最高優先順位
のプロセッサを指定し、それ以外のプロセッサが共通バ
スを使用していない時は常に最高優先順位のプロセッサ
に共通バスを割当てるように制御するものである。これ
により、最高優先順位のプロセッサ以外のプロセッサに
共通バスをａ当てる場合にはストローブによる時間Ｔ（
を設定する必要があるが、そのアクセス終了後最高優先
順位のプロセッサが必ず共通バスに割当てられるから、
直ちにアドレス／データを出力しアドレスを保証する手
順に要する時間Ｔ（を省くことができる。優先順位の高
いプロセッサでは共通バスの利用回数が大きいから、こ
の時間ＴＩ′の累積は大きなものとなシ、プロセッサの
オーバヘットの軽減に役立つものである。
のプロセッサを指定し、それ以外のプロセッサが共通バ
スを使用していない時は常に最高優先順位のプロセッサ
に共通バスを割当てるように制御するものである。これ
により、最高優先順位のプロセッサ以外のプロセッサに
共通バスをａ当てる場合にはストローブによる時間Ｔ（
を設定する必要があるが、そのアクセス終了後最高優先
順位のプロセッサが必ず共通バスに割当てられるから、
直ちにアドレス／データを出力しアドレスを保証する手
順に要する時間Ｔ（を省くことができる。優先順位の高
いプロセッサでは共通バスの利用回数が大きいから、こ
の時間ＴＩ′の累積は大きなものとなシ、プロセッサの
オーバヘットの軽減に役立つものである。
その結果、他のプロセッサの待ち時間も短縮することが
できる。
できる。
第１図は本発明の実施例の構成説明図、第２図は実施例
の動作波形図、廂−３・、図は従来例のシステム説明図
、第４図は従来例の問題点の説明図であシ、図中、１１
はプロセッサ（０）、２１はトランシーバ、３は共通バ
ス、１Ｄは優先判定回路、１１．１２．１３はクリップ
フロップ、１４．１６は０几回路、１５はＡＮＤ回路を
示す。
の動作波形図、廂−３・、図は従来例のシステム説明図
、第４図は従来例の問題点の説明図であシ、図中、１１
はプロセッサ（０）、２１はトランシーバ、３は共通バ
ス、１Ｄは優先判定回路、１１．１２．１３はクリップ
フロップ、１４．１６は０几回路、１５はＡＮＤ回路を
示す。
Claims (1)
- 複数のプロセッサに優先順位を与えて共通バスを割当て
、バスの割当てられたプロセッサが共通バスを用いたア
クセスを行なうマルチプロセッサシステムにおいて、最
高優先順位のプロセッサを指定する手段を設け、それ以
外のプロセッサが共通バスを使用していない時は常に最
高優先順位のプロセッサに共通バスを割当てることを特
徴とするマルチプロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13160584A JPS619751A (ja) | 1984-06-26 | 1984-06-26 | マルチプロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13160584A JPS619751A (ja) | 1984-06-26 | 1984-06-26 | マルチプロセツサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619751A true JPS619751A (ja) | 1986-01-17 |
| JPH0132543B2 JPH0132543B2 (ja) | 1989-07-05 |
Family
ID=15061966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13160584A Granted JPS619751A (ja) | 1984-06-26 | 1984-06-26 | マルチプロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619751A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04137353U (ja) * | 1991-06-17 | 1992-12-21 | 富士写真フイルム株式会社 | レンズ付きフイルムユニツト |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627429A (en) * | 1979-08-09 | 1981-03-17 | Toshiba Corp | Bus control system |
-
1984
- 1984-06-26 JP JP13160584A patent/JPS619751A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627429A (en) * | 1979-08-09 | 1981-03-17 | Toshiba Corp | Bus control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0132543B2 (ja) | 1989-07-05 |
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