JPS62209654A - メモリアクセス共用制御方式 - Google Patents

メモリアクセス共用制御方式

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Publication number
JPS62209654A
JPS62209654A JP3626686A JP3626686A JPS62209654A JP S62209654 A JPS62209654 A JP S62209654A JP 3626686 A JP3626686 A JP 3626686A JP 3626686 A JP3626686 A JP 3626686A JP S62209654 A JPS62209654 A JP S62209654A
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JP
Japan
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input
memory access
signal
direct memory
decoder
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Pending
Application number
JP3626686A
Other languages
English (en)
Inventor
Takao Tanaka
田中 隆雄
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3626686A priority Critical patent/JPS62209654A/ja
Publication of JPS62209654A publication Critical patent/JPS62209654A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G10MUSICAL INSTRUMENTS; ACOUSTICS
    • G10FAUTOMATIC MUSICAL INSTRUMENTS
    • G10F1/00Automatic musical instruments
    • G10F1/02Pianofortes with keyboard

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Acoustics & Sound (AREA)
  • Multimedia (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 入出力装置が、DMAC(直接メモリアクセス制御装置
)を介して主記憶装置に直接アクセスする処理システム
において、複数の入出力装置が1つのDMACを共用し
うるように図りた共用方式〔産業上の利用分野〕 本発明は1つのDMACを複数の入出力装置が共用する
メモリアクセス制−共用万式の改良1c関する。
人出装置用アダプタの増設を容易とする対策の実現が望
まれている。
〔従来の技術〕 従!’ f;fll l!−図によって説明する。第4
図は従来例を説明するブロック図である。
処理装置1、主記憶部2及び入出力装置3が共通バス4
で結ばれた処理システムにおいて、入出力装置3が主記
憶部2に直接アクセスするときは、DMAC(直接メモ
リアクセス制御装置f) 5にアクセス要求6を発する
ことにより、アクセスが杵町される。なお第4図では、
入出力装置1it3は、I10アダプタ7を介して共通
バス4九結ばれている。またDMAC5は、複数、例え
ば4個のチャネルC1,〜CH,を有する。
このように複数のチャネルを有するDMAC5を有する
処理システムにおいて、これらのI10アダプタ71C
対して、DMAC5のチャネル8を、それぞれ割付ける
方法としては1次の2つがある。
■ ハードウェア設計の過程で固定的に割付ける。
■ 設定板を設け、システムプログラム9又は不揮発性
メモリ10に割付は条件を設定しておき、I / Of
lllJ 御プログラム12の作動時に、設定条件に基
づいて割付ける。
〔発明が解決しようとする問題点〕
上記■の方法では割付けが固定的となるため新の方法で
は、チャネルの割付は変更を生じた場合には、製品納入
時に現場調整を行う際、ハードウェア及びソフトウェア
双方の設定作業を必要とするという問題点があった。
〔問題点を解決するための手段〕
tx1図は本発明の原理ブロック図である。本発明は、 処理装Nt1、主記憶部2、入出力装置3及び直接メモ
リアクセス制御装置5が共通バス4で結ばれ、入出力装
置3からのアクセス要求信号6に対し、直接メモリアク
セス制御装置5がアクセス許可信号111k発すること
により、入出力装置3による主記憶部2へのアクセスが
許可される処理システムにおいて、 処理装Wtlからの選択指定情報23がライトクロック
信号22により保持されるラッチ回路17と、 複数の出力端子を有し、ラッチ回路17に保持された選
択指定情報により前記出力端子のうち何れか1つの出力
端子が選択されるデコーダエ8と、入力の一端忙アクセ
ス要求信号6が供給され入力の他の一端がデコーダ18
の出力端子に結ばれた複数個のANDゲートからなるゲ
ート部21と、入力の一端忙アクセス許可信号11が供
給され、入力の他の一端がデコーダ18の出力端子く結
ばれた複数のANDゲート及びORゲー)19からなる
ゲート部20と、 複数のチャネルからなるチャネル部8、各チャネルの使
用状態を示すフラグ情報が設定されるフラグ設定部25
及び該フラグ情報の有無を判別しフラグ情報を設定する
判別部24を有する直接メモリアクセス制部製に5 とな備えている。
〔作用〕
処理装置&1から使用状態の判別の依頼を受けた直接メ
モリアクセス制部製&5の判別部24は、フラグ設定部
25を調べ、フラグ情報が未設定のとぎ使用可能なチャ
ネルの選択指定情報を処理装置1に通知し、処理装置l
から発せられた選択指定情報23がラッチ回路17に保
持されたのち、骸選択指定情報23によりデコーダ18
の何れか1つの出力端子が選択され、該出力端子の信号
レベルの変化に伴いゲート部20及び21の何れか1つ
のANDゲートが開となった際、アクセス要求信号6を
受けた直接メモリアクセス制御装陵5は、アクセス許可
信号11を入出力装置3へ送出する口 〔実施例〕 以下、本発明を図面によって説明する。第2図は本発明
の一実施例を説明するブロック図%第3図は本発明の一
実施例を説明するタイムチャートである。
第2図に示す一実施例では、処理装置!1、主記憶部2
及びDMAC5は共通バス4に結ばれ、一方入出力装置
3は%I10アダプタ7を介して共通バス4に結ばれて
いる。このような処理システムにおいて、本発明は、I
10アダプタ7と共通バス4との間忙ドライバー/レシ
ーバ一部(以下D/R部と呼ぶ)13を新設したことを
特徴とする。なおこのD/RB13は、入出力装置3が
共通バス4に直接結ばれる場合にも適用しうる。
また共通バス4は、図示の如く、アドレスバス14、デ
ータバス15及び;ントロール(制御)回路であり、ラ
ッチ回路17.デコーダ18%ゲート部19.20及び
21で構成される。ラッチ回路17にはデータバス16
から3ビツトのデータ信号23が供給されると共に、コ
ントロールハス15から、第3図(atに示すライトク
ロ雫り信号22が供給される口なお3ビツトのデータ信
号23のうち1ビツトはイネーブル信号であり、この4
8号と共に、2ビツトのデータ信号がラッチされたのち
、デコーダ18へ供給される。
デコーダ18は、2ピツトのデータ信号の入力により、
出力側の4つの出力信号A〜Dのうち、何れか1つが選
択されるデコーダである。従って出力信号、例えば人が
選択され、その信号レベルが「1」となったとき、ゲー
ト部21のANDゲートG、及びゲート部20のAND
ゲー)Glが開となる。他の出力信号B、C及りの信号
レベルが「1」となったときにも同様に%ANDゲート
G、及びGoと、G、及びG、と、G4及びGaとが、
それぞれ開となる。
a’r2図及び第3図において、第3図(1)忙示す如
く、時刻t、に、入出力装置3又はI10アダプタ7か
ら主記憶部2にアクセスを求める要求信号Pが発せられ
る。この要求信号Pは、ゲート部21のANDゲートG
、〜G4の一方の入力端子へ供給されるO DMAC5において、判別ルーチン24は、処理装置l
からの使用状態の判別の依頼を受けるとフラグ設定lB
25を調べ、チャネルCH,が使用中であるか否かを調
べる。実施例ではCH,〜CH4の各楠忙は、フラグ情
報「0」が設定され、未使用の状態を示している。そこ
で判別ルーチン24は、フラグ設定部25の21欄の7
ラグ情報rOJを「1」に書替えたのち、処聾装fll
K使用可能なチャネルの選択指定情報を通知する。処理
装置1からは%wE3図(a)及び(b) K示す如き
ライトクロック信号22及びデータ信号23が発せられ
、この2つの信号は、それぞれコントロールバス16及
びデータバス15を経て、う噌チ回路17へ供給される
。従って上記ライトクロック信号22によりデータ信号
23がラッチ回路17にラッチされ、143図(d)及
び(e) K示す如く、イネーブル信号NKよりデコー
ダ18の出力信号Aの信号レベルがrlJとなる。これ
に伴いANDゲートG、及びGsが開となるので、要求
信号PがANDゲー)Glを経てコントロールバス16
によQDMAC5のチャネルCH1へ送られる。なおこ
のときのwl求信号Pttot ト名付ケル。DMAC
3i!t、lc許可信号Q1を発する。
既述の如<ANDゲートG、は開となっているので、コ
ントロールバス16からの許可信号Q。
は、ANDゲートG、及びゲート部(ORゲート)19
を経たのちI10アダプタ7へ送うれる0これ忙より入
出力装置3による王妃tm部2に対するアクセスが許可
されることになる。なお他のANDゲートG、〜G4及
びG6〜G、に対しても同様な制御が行われる。
本発明は複数のANDゲートからなるゲート部20及び
21を設け、これらのゲートの開閉制御を、処理装置I
t1からの指令、即ちデータ信号23(及びライトクロ
呼り信号22)&Cより行うように図ったものである。
換首すれば、複数のチャネル(CH,〜CHn )を備
えたDMAC’(直接メモリアクセス制御装置)5に対
するチャネルの割付は及び使用を、処理袋(i!1側か
ら制制しうるようにしたものである。
〔発明の効果〕
本発明は、入出力装置又はI10アダプタの増設に際し
ても直接メモリアクセス制御装置の追加を必要とせず、
また調整作業なども不要とする効果をもたらす利点を有
する。
【図面の簡単な説明】
第1図は本発明の原理ブロック図 ?:A2図は本発明の一実施例な説明するブロック図 第3図は本発明の一実施例を説明するタイムチャート 湾4図は従来例を説明するブロック図 図において、 lは処理装置、2は主記憶部%3は入出力装置、4は共
通バス、5は直接メモリアクセス制御装置(D M A
 C)%6はメモリアクセス要求信号、7゜7′はI1
0アダプタ、8はチャネル、9はシス11t テムプログラム、10は不揮発!メモリ、11はアクセ
ス許可信号、12はI10制(財)プログラム、13は
ドライバー/レージ−バ一部又はD/R部、14はアド
レスバス、15はデータバス、16はコントロールバス
、17は情特設足部又はラッチ回路、18はデコーダ%
19はORゲート、20゜21はゲート部%22はライ
トクロック信号、23はデータ信号、24は判別部又は
判別ルーチン、25はフラグ設定部を示す。 i; 従来lりを説明マるブ゛ロンク図 $4 図

Claims (1)

  1. 【特許請求の範囲】 処理装置(1)、主記憶部(2)、入力装置(3)及び
    直接メモリアクセス制御装置(5)が共通バス(4)で
    結ばれ、入出力装置(3)からのアクセス要求信号(6
    )に対し、直接メモリアクセス制御装置(5)がアクセ
    ス許可信号(11)を発することにより、入出力装置(
    3)による主記憶部(2)へのアクセスが許可される処
    理システムにおいて、 処理装置(1)からの選択指定情報(23)がライトク
    ロック信号(22)により保持されるラッチ回路(17
    )と、 複数の出力端子を有しラッチ回路(17)に保持された
    選択指定情報により前記出力端子のうち何れか1つの出
    力端子が選択されるデコーダ(18)と、 入力の一端にアクセス要求信号(6)が供給され入力の
    他の一端がデコーダ(18)の出力端子に結ばれた複数
    個のANDゲートからなるゲート部(21)と、 入力の一端にアクセス許可信号(11)が供給され、入
    力の他の一端がデコーダ(18)の出力端子に結ばれた
    複数のANDゲート及びORゲート(19)からなるゲ
    ート部(21)と、 複数のチャネルからなるチャネル部(8)、各チャネル
    の使用状態を示すフラグ情報が設定されるフラグ設定部
    (25)及び該フラグ情報の有無を判別しフラグ情報を
    設定する判別部24を有する直接メモリアクセス制御装
    置(5)とを備え、 処理装置(1)から使用状態の判別の依頼を受けた直接
    メモリアクセス制御装置(5)の判別部(24)は、フ
    ラグ設定部(25)を調べ、フラグ情報が未設定のとき
    使用可能なチャネルの選択指定情報を処理装置(1)に
    通知し、処理装置(1)から発せられた選択指定情報(
    23)がラッチ回路17に保持されたのち、該選択指定
    情報(23)によりデコーダ(18)の何れか1つの出
    力端子が選択され、該出力端子の信号レベルの変化に伴
    いゲート部(20及び21)の何れか1つのANDゲー
    トが開となった際、アクセス要求信号(6)を受けた直
    接メモリアクセス制御装置(5)は、アクセス許可信号
    (11)を入出力装置(3)へ送出することを特徴とす
    るメモリアクセス共用制御方式。
JP3626686A 1986-02-20 1986-02-20 メモリアクセス共用制御方式 Pending JPS62209654A (ja)

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