JPS62209654A - メモリアクセス共用制御方式 - Google Patents
メモリアクセス共用制御方式Info
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- JPS62209654A JPS62209654A JP3626686A JP3626686A JPS62209654A JP S62209654 A JPS62209654 A JP S62209654A JP 3626686 A JP3626686 A JP 3626686A JP 3626686 A JP3626686 A JP 3626686A JP S62209654 A JPS62209654 A JP S62209654A
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- 238000000034 method Methods 0.000 claims description 5
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 8
- 206010011878 Deafness Diseases 0.000 description 1
- 102000034354 Gi proteins Human genes 0.000 description 1
- 108091006101 Gi proteins Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10F—AUTOMATIC MUSICAL INSTRUMENTS
- G10F1/00—Automatic musical instruments
- G10F1/02—Pianofortes with keyboard
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
入出力装置が、ＤＭＡＣ（直接メモリアクセス制御装置
）を介して主記憶装置に直接アクセスする処理システム
において、複数の入出力装置が１つのＤＭＡＣを共用し
うるように図りた共用方式〔産業上の利用分野〕 本発明は１つのＤＭＡＣを複数の入出力装置が共用する
メモリアクセス制−共用万式の改良１ｃ関する。
）を介して主記憶装置に直接アクセスする処理システム
において、複数の入出力装置が１つのＤＭＡＣを共用し
うるように図りた共用方式〔産業上の利用分野〕 本発明は１つのＤＭＡＣを複数の入出力装置が共用する
メモリアクセス制−共用万式の改良１ｃ関する。
人出装置用アダプタの増設を容易とする対策の実現が望
まれている。
まれている。
〔従来の技術〕
従！’ ｆ；ｆｌｌ ｌ！−図によって説明する。第４
図は従来例を説明するブロック図である。
図は従来例を説明するブロック図である。
処理装置１、主記憶部２及び入出力装置３が共通バス４
で結ばれた処理システムにおいて、入出力装置３が主記
憶部２に直接アクセスするときは、ＤＭＡＣ（直接メモ
リアクセス制御装置ｆ） ５にアクセス要求６を発する
ことにより、アクセスが杵町される。なお第４図では、
入出力装置１ｉｔ３は、Ｉ１０アダプタ７を介して共通
バス４九結ばれている。またＤＭＡＣ５は、複数、例え
ば４個のチャネルＣ１，〜ＣＨ，を有する。
で結ばれた処理システムにおいて、入出力装置３が主記
憶部２に直接アクセスするときは、ＤＭＡＣ（直接メモ
リアクセス制御装置ｆ） ５にアクセス要求６を発する
ことにより、アクセスが杵町される。なお第４図では、
入出力装置１ｉｔ３は、Ｉ１０アダプタ７を介して共通
バス４九結ばれている。またＤＭＡＣ５は、複数、例え
ば４個のチャネルＣ１，〜ＣＨ，を有する。
このように複数のチャネルを有するＤＭＡＣ５を有する
処理システムにおいて、これらのＩ１０アダプタ７１Ｃ
対して、ＤＭＡＣ５のチャネル８を、それぞれ割付ける
方法としては１次の２つがある。
処理システムにおいて、これらのＩ１０アダプタ７１Ｃ
対して、ＤＭＡＣ５のチャネル８を、それぞれ割付ける
方法としては１次の２つがある。
■ ハードウェア設計の過程で固定的に割付ける。
■ 設定板を設け、システムプログラム９又は不揮発性
メモリ１０に割付は条件を設定しておき、Ｉ ／ Ｏｆ
ｌｌｌＪ 御プログラム１２の作動時に、設定条件に基
づいて割付ける。
メモリ１０に割付は条件を設定しておき、Ｉ ／ Ｏｆ
ｌｌｌＪ 御プログラム１２の作動時に、設定条件に基
づいて割付ける。
上記■の方法では割付けが固定的となるため新の方法で
は、チャネルの割付は変更を生じた場合には、製品納入
時に現場調整を行う際、ハードウェア及びソフトウェア
双方の設定作業を必要とするという問題点があった。
は、チャネルの割付は変更を生じた場合には、製品納入
時に現場調整を行う際、ハードウェア及びソフトウェア
双方の設定作業を必要とするという問題点があった。
ｔｘ１図は本発明の原理ブロック図である。本発明は、
処理装Ｎｔ１、主記憶部２、入出力装置３及び直接メモ
リアクセス制御装置５が共通バス４で結ばれ、入出力装
置３からのアクセス要求信号６に対し、直接メモリアク
セス制御装置５がアクセス許可信号１１１ｋ発すること
により、入出力装置３による主記憶部２へのアクセスが
許可される処理システムにおいて、 処理装Ｗｔｌからの選択指定情報２３がライトクロック
信号２２により保持されるラッチ回路１７と、 複数の出力端子を有し、ラッチ回路１７に保持された選
択指定情報により前記出力端子のうち何れか１つの出力
端子が選択されるデコーダエ８と、入力の一端忙アクセ
ス要求信号６が供給され入力の他の一端がデコーダ１８
の出力端子に結ばれた複数個のＡＮＤゲートからなるゲ
ート部２１と、入力の一端忙アクセス許可信号１１が供
給され、入力の他の一端がデコーダ１８の出力端子く結
ばれた複数のＡＮＤゲート及びＯＲゲー）１９からなる
ゲート部２０と、 複数のチャネルからなるチャネル部８、各チャネルの使
用状態を示すフラグ情報が設定されるフラグ設定部２５
及び該フラグ情報の有無を判別しフラグ情報を設定する
判別部２４を有する直接メモリアクセス制部製に５ とな備えている。
リアクセス制御装置５が共通バス４で結ばれ、入出力装
置３からのアクセス要求信号６に対し、直接メモリアク
セス制御装置５がアクセス許可信号１１１ｋ発すること
により、入出力装置３による主記憶部２へのアクセスが
許可される処理システムにおいて、 処理装Ｗｔｌからの選択指定情報２３がライトクロック
信号２２により保持されるラッチ回路１７と、 複数の出力端子を有し、ラッチ回路１７に保持された選
択指定情報により前記出力端子のうち何れか１つの出力
端子が選択されるデコーダエ８と、入力の一端忙アクセ
ス要求信号６が供給され入力の他の一端がデコーダ１８
の出力端子に結ばれた複数個のＡＮＤゲートからなるゲ
ート部２１と、入力の一端忙アクセス許可信号１１が供
給され、入力の他の一端がデコーダ１８の出力端子く結
ばれた複数のＡＮＤゲート及びＯＲゲー）１９からなる
ゲート部２０と、 複数のチャネルからなるチャネル部８、各チャネルの使
用状態を示すフラグ情報が設定されるフラグ設定部２５
及び該フラグ情報の有無を判別しフラグ情報を設定する
判別部２４を有する直接メモリアクセス制部製に５ とな備えている。
処理装置＆１から使用状態の判別の依頼を受けた直接メ
モリアクセス制部製＆５の判別部２４は、フラグ設定部
２５を調べ、フラグ情報が未設定のとぎ使用可能なチャ
ネルの選択指定情報を処理装置１に通知し、処理装置ｌ
から発せられた選択指定情報２３がラッチ回路１７に保
持されたのち、骸選択指定情報２３によりデコーダ１８
の何れか１つの出力端子が選択され、該出力端子の信号
レベルの変化に伴いゲート部２０及び２１の何れか１つ
のＡＮＤゲートが開となった際、アクセス要求信号６を
受けた直接メモリアクセス制御装陵５は、アクセス許可
信号１１を入出力装置３へ送出する口 〔実施例〕 以下、本発明を図面によって説明する。第２図は本発明
の一実施例を説明するブロック図％第３図は本発明の一
実施例を説明するタイムチャートである。
モリアクセス制部製＆５の判別部２４は、フラグ設定部
２５を調べ、フラグ情報が未設定のとぎ使用可能なチャ
ネルの選択指定情報を処理装置１に通知し、処理装置ｌ
から発せられた選択指定情報２３がラッチ回路１７に保
持されたのち、骸選択指定情報２３によりデコーダ１８
の何れか１つの出力端子が選択され、該出力端子の信号
レベルの変化に伴いゲート部２０及び２１の何れか１つ
のＡＮＤゲートが開となった際、アクセス要求信号６を
受けた直接メモリアクセス制御装陵５は、アクセス許可
信号１１を入出力装置３へ送出する口 〔実施例〕 以下、本発明を図面によって説明する。第２図は本発明
の一実施例を説明するブロック図％第３図は本発明の一
実施例を説明するタイムチャートである。
第２図に示す一実施例では、処理装置！１、主記憶部２
及びＤＭＡＣ５は共通バス４に結ばれ、一方入出力装置
３は％Ｉ１０アダプタ７を介して共通バス４に結ばれて
いる。このような処理システムにおいて、本発明は、Ｉ
１０アダプタ７と共通バス４との間忙ドライバー／レシ
ーバ一部（以下Ｄ／Ｒ部と呼ぶ）１３を新設したことを
特徴とする。なおこのＤ／ＲＢ１３は、入出力装置３が
。
及びＤＭＡＣ５は共通バス４に結ばれ、一方入出力装置
３は％Ｉ１０アダプタ７を介して共通バス４に結ばれて
いる。このような処理システムにおいて、本発明は、Ｉ
１０アダプタ７と共通バス４との間忙ドライバー／レシ
ーバ一部（以下Ｄ／Ｒ部と呼ぶ）１３を新設したことを
特徴とする。なおこのＤ／ＲＢ１３は、入出力装置３が
。
共通バス４に直接結ばれる場合にも適用しうる。
また共通バス４は、図示の如く、アドレスバス１４、デ
ータバス１５及び；ントロール（制御）回路であり、ラ
ッチ回路１７．デコーダ１８％ゲート部１９．２０及び
２１で構成される。ラッチ回路１７にはデータバス１６
から３ビツトのデータ信号２３が供給されると共に、コ
ントロールハス１５から、第３図（ａｔに示すライトク
ロ雫り信号２２が供給される口なお３ビツトのデータ信
号２３のうち１ビツトはイネーブル信号であり、この４
８号と共に、２ビツトのデータ信号がラッチされたのち
、デコーダ１８へ供給される。
ータバス１５及び；ントロール（制御）回路であり、ラ
ッチ回路１７．デコーダ１８％ゲート部１９．２０及び
２１で構成される。ラッチ回路１７にはデータバス１６
から３ビツトのデータ信号２３が供給されると共に、コ
ントロールハス１５から、第３図（ａｔに示すライトク
ロ雫り信号２２が供給される口なお３ビツトのデータ信
号２３のうち１ビツトはイネーブル信号であり、この４
８号と共に、２ビツトのデータ信号がラッチされたのち
、デコーダ１８へ供給される。
デコーダ１８は、２ピツトのデータ信号の入力により、
出力側の４つの出力信号Ａ〜Ｄのうち、何れか１つが選
択されるデコーダである。従って出力信号、例えば人が
選択され、その信号レベルが「１」となったとき、ゲー
ト部２１のＡＮＤゲートＧ、及びゲート部２０のＡＮＤ
ゲー）Ｇｌが開となる。他の出力信号Ｂ、Ｃ及りの信号
レベルが「１」となったときにも同様に％ＡＮＤゲート
Ｇ、及びＧｏと、Ｇ、及びＧ、と、Ｇ４及びＧａとが、
それぞれ開となる。
出力側の４つの出力信号Ａ〜Ｄのうち、何れか１つが選
択されるデコーダである。従って出力信号、例えば人が
選択され、その信号レベルが「１」となったとき、ゲー
ト部２１のＡＮＤゲートＧ、及びゲート部２０のＡＮＤ
ゲー）Ｇｌが開となる。他の出力信号Ｂ、Ｃ及りの信号
レベルが「１」となったときにも同様に％ＡＮＤゲート
Ｇ、及びＧｏと、Ｇ、及びＧ、と、Ｇ４及びＧａとが、
それぞれ開となる。
ａ’ｒ２図及び第３図において、第３図（１）忙示す如
く、時刻ｔ、に、入出力装置３又はＩ１０アダプタ７か
ら主記憶部２にアクセスを求める要求信号Ｐが発せられ
る。この要求信号Ｐは、ゲート部２１のＡＮＤゲートＧ
、〜Ｇ４の一方の入力端子へ供給されるＯ ＤＭＡＣ５において、判別ルーチン２４は、処理装置ｌ
からの使用状態の判別の依頼を受けるとフラグ設定ｌＢ
２５を調べ、チャネルＣＨ，が使用中であるか否かを調
べる。実施例ではＣＨ，〜ＣＨ４の各楠忙は、フラグ情
報「０」が設定され、未使用の状態を示している。そこ
で判別ルーチン２４は、フラグ設定部２５の２１欄の７
ラグ情報ｒＯＪを「１」に書替えたのち、処聾装ｆｌｌ
Ｋ使用可能なチャネルの選択指定情報を通知する。処理
装置１からは％ｗＥ３図（ａ）及び（ｂ） Ｋ示す如き
ライトクロック信号２２及びデータ信号２３が発せられ
、この２つの信号は、それぞれコントロールバス１６及
びデータバス１５を経て、う噌チ回路１７へ供給される
。従って上記ライトクロック信号２２によりデータ信号
２３がラッチ回路１７にラッチされ、１４３図（ｄ）及
び（ｅ） Ｋ示す如く、イネーブル信号ＮＫよりデコー
ダ１８の出力信号Ａの信号レベルがｒｌＪとなる。これ
に伴いＡＮＤゲートＧ、及びＧｓが開となるので、要求
信号ＰがＡＮＤゲー）Ｇｌを経てコントロールバス１６
によＱＤＭＡＣ５のチャネルＣＨ１へ送られる。なおこ
のときのｗｌ求信号Ｐｔｔｏｔ ト名付ケル。ＤＭＡＣ
３ｉ！ｔ、ｌｃ許可信号Ｑ１を発する。
く、時刻ｔ、に、入出力装置３又はＩ１０アダプタ７か
ら主記憶部２にアクセスを求める要求信号Ｐが発せられ
る。この要求信号Ｐは、ゲート部２１のＡＮＤゲートＧ
、〜Ｇ４の一方の入力端子へ供給されるＯ ＤＭＡＣ５において、判別ルーチン２４は、処理装置ｌ
からの使用状態の判別の依頼を受けるとフラグ設定ｌＢ
２５を調べ、チャネルＣＨ，が使用中であるか否かを調
べる。実施例ではＣＨ，〜ＣＨ４の各楠忙は、フラグ情
報「０」が設定され、未使用の状態を示している。そこ
で判別ルーチン２４は、フラグ設定部２５の２１欄の７
ラグ情報ｒＯＪを「１」に書替えたのち、処聾装ｆｌｌ
Ｋ使用可能なチャネルの選択指定情報を通知する。処理
装置１からは％ｗＥ３図（ａ）及び（ｂ） Ｋ示す如き
ライトクロック信号２２及びデータ信号２３が発せられ
、この２つの信号は、それぞれコントロールバス１６及
びデータバス１５を経て、う噌チ回路１７へ供給される
。従って上記ライトクロック信号２２によりデータ信号
２３がラッチ回路１７にラッチされ、１４３図（ｄ）及
び（ｅ） Ｋ示す如く、イネーブル信号ＮＫよりデコー
ダ１８の出力信号Ａの信号レベルがｒｌＪとなる。これ
に伴いＡＮＤゲートＧ、及びＧｓが開となるので、要求
信号ＰがＡＮＤゲー）Ｇｌを経てコントロールバス１６
によＱＤＭＡＣ５のチャネルＣＨ１へ送られる。なおこ
のときのｗｌ求信号Ｐｔｔｏｔ ト名付ケル。ＤＭＡＣ
３ｉ！ｔ、ｌｃ許可信号Ｑ１を発する。
既述の如＜ＡＮＤゲートＧ、は開となっているので、コ
ントロールバス１６からの許可信号Ｑ。
ントロールバス１６からの許可信号Ｑ。
は、ＡＮＤゲートＧ、及びゲート部（ＯＲゲート）１９
を経たのちＩ１０アダプタ７へ送うれる０これ忙より入
出力装置３による王妃ｔｍ部２に対するアクセスが許可
されることになる。なお他のＡＮＤゲートＧ、〜Ｇ４及
びＧ６〜Ｇ、に対しても同様な制御が行われる。
を経たのちＩ１０アダプタ７へ送うれる０これ忙より入
出力装置３による王妃ｔｍ部２に対するアクセスが許可
されることになる。なお他のＡＮＤゲートＧ、〜Ｇ４及
びＧ６〜Ｇ、に対しても同様な制御が行われる。
本発明は複数のＡＮＤゲートからなるゲート部２０及び
２１を設け、これらのゲートの開閉制御を、処理装置Ｉ
ｔ１からの指令、即ちデータ信号２３（及びライトクロ
呼り信号２２）＆Ｃより行うように図ったものである。
２１を設け、これらのゲートの開閉制御を、処理装置Ｉ
ｔ１からの指令、即ちデータ信号２３（及びライトクロ
呼り信号２２）＆Ｃより行うように図ったものである。
換首すれば、複数のチャネル（ＣＨ，〜ＣＨｎ ）を備
えたＤＭＡＣ’（直接メモリアクセス制御装置）５に対
するチャネルの割付は及び使用を、処理袋（ｉ！１側か
ら制制しうるようにしたものである。
えたＤＭＡＣ’（直接メモリアクセス制御装置）５に対
するチャネルの割付は及び使用を、処理袋（ｉ！１側か
ら制制しうるようにしたものである。
本発明は、入出力装置又はＩ１０アダプタの増設に際し
ても直接メモリアクセス制御装置の追加を必要とせず、
また調整作業なども不要とする効果をもたらす利点を有
する。
ても直接メモリアクセス制御装置の追加を必要とせず、
また調整作業なども不要とする効果をもたらす利点を有
する。
第１図は本発明の原理ブロック図
？：Ａ２図は本発明の一実施例な説明するブロック図
第３図は本発明の一実施例を説明するタイムチャート
湾４図は従来例を説明するブロック図
図において、
ｌは処理装置、２は主記憶部％３は入出力装置、４は共
通バス、５は直接メモリアクセス制御装置（Ｄ Ｍ Ａ
Ｃ）％６はメモリアクセス要求信号、７゜７′はＩ１
０アダプタ、８はチャネル、９はシス１１ｔ テムプログラム、１０は不揮発！メモリ、１１はアクセ
ス許可信号、１２はＩ１０制（財）プログラム、１３は
ドライバー／レージ−バ一部又はＤ／Ｒ部、１４はアド
レスバス、１５はデータバス、１６はコントロールバス
、１７は情特設足部又はラッチ回路、１８はデコーダ％
１９はＯＲゲート、２０゜２１はゲート部％２２はライ
トクロック信号、２３はデータ信号、２４は判別部又は
判別ルーチン、２５はフラグ設定部を示す。 ｉ； 従来ｌりを説明マるブ゛ロンク図 ＄４ 図
通バス、５は直接メモリアクセス制御装置（Ｄ Ｍ Ａ
Ｃ）％６はメモリアクセス要求信号、７゜７′はＩ１
０アダプタ、８はチャネル、９はシス１１ｔ テムプログラム、１０は不揮発！メモリ、１１はアクセ
ス許可信号、１２はＩ１０制（財）プログラム、１３は
ドライバー／レージ−バ一部又はＤ／Ｒ部、１４はアド
レスバス、１５はデータバス、１６はコントロールバス
、１７は情特設足部又はラッチ回路、１８はデコーダ％
１９はＯＲゲート、２０゜２１はゲート部％２２はライ
トクロック信号、２３はデータ信号、２４は判別部又は
判別ルーチン、２５はフラグ設定部を示す。 ｉ； 従来ｌりを説明マるブ゛ロンク図 ＄４ 図
Claims (1)
- 【特許請求の範囲】 処理装置（１）、主記憶部（２）、入力装置（３）及び
直接メモリアクセス制御装置（５）が共通バス（４）で
結ばれ、入出力装置（３）からのアクセス要求信号（６
）に対し、直接メモリアクセス制御装置（５）がアクセ
ス許可信号（１１）を発することにより、入出力装置（
３）による主記憶部（２）へのアクセスが許可される処
理システムにおいて、 処理装置（１）からの選択指定情報（２３）がライトク
ロック信号（２２）により保持されるラッチ回路（１７
）と、 複数の出力端子を有しラッチ回路（１７）に保持された
選択指定情報により前記出力端子のうち何れか１つの出
力端子が選択されるデコーダ（１８）と、 入力の一端にアクセス要求信号（６）が供給され入力の
他の一端がデコーダ（１８）の出力端子に結ばれた複数
個のＡＮＤゲートからなるゲート部（２１）と、 入力の一端にアクセス許可信号（１１）が供給され、入
力の他の一端がデコーダ（１８）の出力端子に結ばれた
複数のＡＮＤゲート及びＯＲゲート（１９）からなるゲ
ート部（２１）と、 複数のチャネルからなるチャネル部（８）、各チャネル
の使用状態を示すフラグ情報が設定されるフラグ設定部
（２５）及び該フラグ情報の有無を判別しフラグ情報を
設定する判別部２４を有する直接メモリアクセス制御装
置（５）とを備え、 処理装置（１）から使用状態の判別の依頼を受けた直接
メモリアクセス制御装置（５）の判別部（２４）は、フ
ラグ設定部（２５）を調べ、フラグ情報が未設定のとき
使用可能なチャネルの選択指定情報を処理装置（１）に
通知し、処理装置（１）から発せられた選択指定情報（
２３）がラッチ回路１７に保持されたのち、該選択指定
情報（２３）によりデコーダ（１８）の何れか１つの出
力端子が選択され、該出力端子の信号レベルの変化に伴
いゲート部（２０及び２１）の何れか１つのＡＮＤゲー
トが開となった際、アクセス要求信号（６）を受けた直
接メモリアクセス制御装置（５）は、アクセス許可信号
（１１）を入出力装置（３）へ送出することを特徴とす
るメモリアクセス共用制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3626686A JPS62209654A (ja) | 1986-02-20 | 1986-02-20 | メモリアクセス共用制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3626686A JPS62209654A (ja) | 1986-02-20 | 1986-02-20 | メモリアクセス共用制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62209654A true JPS62209654A (ja) | 1987-09-14 |
Family
ID=12464962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3626686A Pending JPS62209654A (ja) | 1986-02-20 | 1986-02-20 | メモリアクセス共用制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62209654A (ja) |
-
1986
- 1986-02-20 JP JP3626686A patent/JPS62209654A/ja active Pending
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