JPS61217861A - デ−タ処理方式 - Google Patents
デ−タ処理方式Info
- Publication number
- JPS61217861A JPS61217861A JP5779085A JP5779085A JPS61217861A JP S61217861 A JPS61217861 A JP S61217861A JP 5779085 A JP5779085 A JP 5779085A JP 5779085 A JP5779085 A JP 5779085A JP S61217861 A JPS61217861 A JP S61217861A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- memory
- access
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、信号処理に用いられるマルチプロセッサ制御
のデータ処理方式に関する。
のデータ処理方式に関する。
（従来技術）
従来、この種のデータ処理方式は、各プロセッサ（以下
ＰＲと呼ぶ）またはデータチャネル（以下ＤＣＨと呼ぶ
）がマルチプロセッサバス競合管理回路（以下ＢＡと呼
ぶ）に対してバス使用要求を出し、前記ＢＡは競合整理
を行って特定のＰＲまたはＤＣＨＫ対しバス使用許可を
与え、Ｐ’Ｒ間通信、ＰＲとＤＣＨとの通信、ＰＲまた
はＤＣＨによる共通メモリ（以下ＣＭと呼ぶ）アクセス
等が行われる。通常、１度のバス使用てついては。
ＰＲと呼ぶ）またはデータチャネル（以下ＤＣＨと呼ぶ
）がマルチプロセッサバス競合管理回路（以下ＢＡと呼
ぶ）に対してバス使用要求を出し、前記ＢＡは競合整理
を行って特定のＰＲまたはＤＣＨＫ対しバス使用許可を
与え、Ｐ’Ｒ間通信、ＰＲとＤＣＨとの通信、ＰＲまた
はＤＣＨによる共通メモリ（以下ＣＭと呼ぶ）アクセス
等が行われる。通常、１度のバス使用てついては。
使用要求、使用許可受信の手順が必要なため、実際のア
クセス時間の数倍のバス保留時間を必要とする。
クセス時間の数倍のバス保留時間を必要とする。
（発明が解決しようとする問題点）
上述した従来のデータ処理方式では、バス使用許可を得
たＰＲまたはＤＣＨがＣＭをアクセスする場合、１度の
バス使用についてＰＲは１語。
たＰＲまたはＤＣＨがＣＭをアクセスする場合、１度の
バス使用についてＰＲは１語。
ＤＣＨは１語または動作モードにより固定的に決まる特
定の語数のアクセスを行う。従って取り扱うデータの語
数に幅がある場合、バス使用機会を分割してアクセスす
るために、マルチプロセッサパスの使用率が増大し、処
理能力が制限されてしまうという欠点がある。本発明は
このような不具合をなくし、各種の動作モードを使い分
けることなく容易にマルチプロセッサパスの使用率を低
下させたデータ処理方式を提供するものである。
定の語数のアクセスを行う。従って取り扱うデータの語
数に幅がある場合、バス使用機会を分割してアクセスす
るために、マルチプロセッサパスの使用率が増大し、処
理能力が制限されてしまうという欠点がある。本発明は
このような不具合をなくし、各種の動作モードを使い分
けることなく容易にマルチプロセッサパスの使用率を低
下させたデータ処理方式を提供するものである。
（問題点を解決するための手段）
本発明のデータ処理方式は、ＣＭアクセスにおいてデー
タピットニ次番地データとの連続性を表示するフラグ（
以下連続アクセスフラグと呼ぶ）を付与してアクセスす
る手段と、同一のパス使用要求内でアドレス同期信号受
信中に連続アクセスフラグが“１”の場合次番地データ
を連続してアクセスする手段と、マルチプロセッサパス
からの連続アクセス信号が６１”の時連続アクセスフラ
グの値に関わらず連続してＣＭ内データをアクセスする
手段とを有して構成される。
タピットニ次番地データとの連続性を表示するフラグ（
以下連続アクセスフラグと呼ぶ）を付与してアクセスす
る手段と、同一のパス使用要求内でアドレス同期信号受
信中に連続アクセスフラグが“１”の場合次番地データ
を連続してアクセスする手段と、マルチプロセッサパス
からの連続アクセス信号が６１”の時連続アクセスフラ
グの値に関わらず連続してＣＭ内データをアクセスする
手段とを有して構成される。
（実施例）
次に１本発明について図面を参照して実施例につき説明
する。
する。
第１図は本発明の一実施例を示すＣＭのブロック図であ
る。本実施例はマルチプロセッサパス１１Ｖｃ接続する
入出力回路３．メモリバス１２に接続する入出力回路３
．入出力回路３に接続するメモリデータレジスタ（以下
ＭＤＲと呼ぶ）１゜マルチプロセッサパス内の連続アク
セス信号線１３及びＭＤＲｌの最上位ビットに接続する
ＯＲ回路４．ＯＲ回路４及びアドレス同期信号１４に接
続するＡＮＤ回路５ 、ＡＮＤ回路５に接続する＋１回
路６と、及び＋１回路６に接続するメモリアドレスレジ
スタ（以下ＭＡＲと呼ぶ）２とを含み構成される。ＭＤ
ＲＩの最上位ビットには連続アクセスフラグが人力され
る。
る。本実施例はマルチプロセッサパス１１Ｖｃ接続する
入出力回路３．メモリバス１２に接続する入出力回路３
．入出力回路３に接続するメモリデータレジスタ（以下
ＭＤＲと呼ぶ）１゜マルチプロセッサパス内の連続アク
セス信号線１３及びＭＤＲｌの最上位ビットに接続する
ＯＲ回路４．ＯＲ回路４及びアドレス同期信号１４に接
続するＡＮＤ回路５ 、ＡＮＤ回路５に接続する＋１回
路６と、及び＋１回路６に接続するメモリアドレスレジ
スタ（以下ＭＡＲと呼ぶ）２とを含み構成される。ＭＤ
ＲＩの最上位ビットには連続アクセスフラグが人力され
る。
第２図は、本実施例を含むマルチプロセッサのブロック
図である。ｎ個のＰＲ７，に個のＤＣＨ８、ＢＡＩＯ及
び０Ｍ９がマルチプロセッサパス１１に：接続されてい
る。
図である。ｎ個のＰＲ７，に個のＤＣＨ８、ＢＡＩＯ及
び０Ｍ９がマルチプロセッサパス１１に：接続されてい
る。
次【、本実施例の動作を説明する。マルチプロセッサパ
ス１１の使用権を得たＰＲまたはＤＣＨが複数のデータ
をＣＭ内の連続し念番地に書込む場合、データビットに
加えてデータバスの最上位ビットに次番地データと連続
することを示す信号″１”を送出する。アドレス同期信
号１４により起動されたＣＭは、第１語を書込むと共に
データバスの最上位ビラトラ判定し、パ“１”であると
きはＭＡＲ２の内容を＋１し、連続して送出される第２
語を書き込む。この動作は連続アクセスフラグであると
ころのデータバスの最上位ビットが０＃となるまで連続
して実行し得る。ＣＭからデータを読み出す場合、アド
レス同期信号１４により起動されたＣＭは、第１語間を
読み出すと共に読み取りデータの最上位ビットを判定し
、′１”であるときはＭＡＲ２の内容を＋１し、次番地
のデータを読み出す。この動作は連続アクセスフラグで
あるところの読み取りデータの最上位ビットが′Ｏ″と
なるまで連続して実行することができる。さらに読み取
りデータの最上位ビットが′″０”の場合でもＰＲまた
はＤＣＨが連続アクセス信号１３を送出すること罠より
、連続して読み取りを実行できる。また、書込時データ
バスの最上位ビットが′０”の場合でもＰＲまたはＤＣ
Ｈが連続アクセス信号１３を送出することてより連続し
て書き込みを実行できる。
ス１１の使用権を得たＰＲまたはＤＣＨが複数のデータ
をＣＭ内の連続し念番地に書込む場合、データビットに
加えてデータバスの最上位ビットに次番地データと連続
することを示す信号″１”を送出する。アドレス同期信
号１４により起動されたＣＭは、第１語を書込むと共に
データバスの最上位ビラトラ判定し、パ“１”であると
きはＭＡＲ２の内容を＋１し、連続して送出される第２
語を書き込む。この動作は連続アクセスフラグであると
ころのデータバスの最上位ビットが０＃となるまで連続
して実行し得る。ＣＭからデータを読み出す場合、アド
レス同期信号１４により起動されたＣＭは、第１語間を
読み出すと共に読み取りデータの最上位ビットを判定し
、′１”であるときはＭＡＲ２の内容を＋１し、次番地
のデータを読み出す。この動作は連続アクセスフラグで
あるところの読み取りデータの最上位ビットが′Ｏ″と
なるまで連続して実行することができる。さらに読み取
りデータの最上位ビットが′″０”の場合でもＰＲまた
はＤＣＨが連続アクセス信号１３を送出すること罠より
、連続して読み取りを実行できる。また、書込時データ
バスの最上位ビットが′０”の場合でもＰＲまたはＤＣ
Ｈが連続アクセス信号１３を送出することてより連続し
て書き込みを実行できる。
（発明の効果）
以上説明したように本発明は、マルチプロセッサパスに
接続するＰＲまたはＤＣＨが送出データに連続アクセス
フラグを付与して送出し、ＣＭ′／Ｃおいて書込データ
及び読取データ内の連続アクセスフラグを判定し、同一
のパス使用要求内に連続して複数語の０Ｍデータをアク
セスできること、及び０Ｍ格納データ自身が連続アクセ
スフラグを持つことからデータの関連性を表示する他の
手段が不要であること１等の理由により各種の動作モー
ドを使い分けることなく容易にマルチプロセッサパスの
使用率を低下させ高性能のデータ処理方式を提供し得る
効果がある。
接続するＰＲまたはＤＣＨが送出データに連続アクセス
フラグを付与して送出し、ＣＭ′／Ｃおいて書込データ
及び読取データ内の連続アクセスフラグを判定し、同一
のパス使用要求内に連続して複数語の０Ｍデータをアク
セスできること、及び０Ｍ格納データ自身が連続アクセ
スフラグを持つことからデータの関連性を表示する他の
手段が不要であること１等の理由により各種の動作モー
ドを使い分けることなく容易にマルチプロセッサパスの
使用率を低下させ高性能のデータ処理方式を提供し得る
効果がある。
第１図は本発明の一実施例を示すＣＭのブロック図、第
２図は本実施例を含むマルチプロセッサのブロック図で
ある。 １・・・メモリデータレジスタ、 ２・・・メモリアドレスレジスタ。 ３・・・入出力回路、 ４・・・ＯＲ回路。 ５・・・ＡＮＤ回路、 ６・・・＋１回路、７・・
・プロセッサ、 ８・・・データチャネル、９・・・
共通メモリ。 １０・・・マルチプロセッサバス競合整理回路、１１・
・・マルチプロセッサバス、 １２・・・メモリバス、 １３・・・連続アクセス信
号、１４・・・アドレス同期信号。
２図は本実施例を含むマルチプロセッサのブロック図で
ある。 １・・・メモリデータレジスタ、 ２・・・メモリアドレスレジスタ。 ３・・・入出力回路、 ４・・・ＯＲ回路。 ５・・・ＡＮＤ回路、 ６・・・＋１回路、７・・
・プロセッサ、 ８・・・データチャネル、９・・・
共通メモリ。 １０・・・マルチプロセッサバス競合整理回路、１１・
・・マルチプロセッサバス、 １２・・・メモリバス、 １３・・・連続アクセス信
号、１４・・・アドレス同期信号。
Claims (1)
- マルチプロセツサ方式のデータ処理装置の共通メモリア
クセスにおいてデータビツトに次番地データが連続して
アクセスし得ることを表示するフラグ（以下連続アクセ
スフラグと呼ぶ）を付与してアクセスする手段と、前記
連続アクセスフラグが“１”の時同一のバス使用要求内
に次番地データを連続してアクセスする手段と、マルチ
プロセツサバスからの連続アクセス信号が“１”の時前
記連続アクセスフラグの値に関らず同一のバス使用要求
内に複数の連続した共通メモリ内データをアクセスする
手段とを有することを特徴とするデータ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5779085A JPS61217861A (ja) | 1985-03-22 | 1985-03-22 | デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5779085A JPS61217861A (ja) | 1985-03-22 | 1985-03-22 | デ−タ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61217861A true JPS61217861A (ja) | 1986-09-27 |
Family
ID=13065678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5779085A Pending JPS61217861A (ja) | 1985-03-22 | 1985-03-22 | デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61217861A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261439A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261443A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261441A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261444A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63262738A (ja) * | 1987-04-20 | 1988-10-31 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63279339A (ja) * | 1987-05-11 | 1988-11-16 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63280351A (ja) * | 1987-05-13 | 1988-11-17 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
-
1985
- 1985-03-22 JP JP5779085A patent/JPS61217861A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261439A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261443A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261441A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261444A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63262738A (ja) * | 1987-04-20 | 1988-10-31 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63279339A (ja) * | 1987-05-11 | 1988-11-16 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63280351A (ja) * | 1987-05-13 | 1988-11-17 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
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