JPS63280351A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 くイ）産業上の利用分野 本発明は、計算機システムなどに使用するデータ記憶装
置に関するものであり、特に配列データなどのデータ集
合を効率的に記憶、参照するための記憶装置に関するも
のである。さらに言えば、データ駆動形（データフロー
形）の計算機システムに使用できる、高機能なデータ記
憶装置に関するものである。

（ロ）従来の技術 一般的に、計算機システムは、データ処理装置、データ
記憶装置などから構成され、データ処理装置がデータ記
憶装置からデータを読み出し、何らかの加工を行ってデ
ータ記憶装置にデータを書き込むというサイクルを繰り
返すことにより、処理を進めていく。

例えばデータ駆動形の計算機システムのように、処理対
象となるデータに制御情報を付加したデータパケットを
処理の東、位となす、システムにおいては、この制御情
報が更新されることにより、データパケットの行き先や
データ処理の種類などが決定される。従って、データ処
理装置とデータ記憶装置の間のデータのやりとりも、デ
ータパケットによって行われる。例えば、データ駆動形
の計算機システムにおいて、データ処理装置とデータ記
憶装置を接続した例が、昭和５９年４月９日付で発行さ
れた日経エレクトロニクスの第２０５頁から第２０９頁
に開示されている。この例では、制御清報が更新されな
がら、データ処理装置とデータ記憶装置の間でデータパ
ケットのやりとりが行われることにより、プログラムが
実行される。

（ハ）発明が一解決しようとなす、問題点しかるに上述
のシステムにおいては、データ記憶装置にデータを書き
込むためには、データ記憶装置内の実アドレス、データ
パケットの行き先がデータ記憶装置であることを示す制
御情報、及び処理の種類が「古き込み、であることを示
す制御情報、及び書き込みたいデータを、あらかじめデ
ータ処理装置において生成し、これらを組にしたデータ
パケットを出力せねばならなかった。しかも、このよう
なデータパケットひとつに附して、ひとつのデータしか
古き込めないために、複数のデータを連続して書き込み
たい時には、そのようなデータパケットをデータ処理装
置が複数個生成して出力する必要があった。さらに、書
き込みが行なわれた後に、データ記憶装置が古き込みが
終了したことを知らせるデータパケット（応答パケット
）を出力しないために、書き込み命令や読み出し命令が
並列的に実行されるデータ駆動形（データフロー形）の
プログラムにおいて、′書さ込み」と１読み出し」の順
序関係を保証することが非常に困難であった。それゆえ
に、本発明の目的は、古き込むべき実アドレスの生成す
る機能、及び古さ込みが終了したことを知らせるデータ
パケットを出力する機能、しかも、所定の制御情報を生
成し、出力するデータパケットに付加する機能をもつデ
ータ記憶装置を提供することである。

（ニ）問題点を解決するための手段 本発明のデータ記憶装置は、データ処理装置とこのデー
タ記憶装置との間で、データを、びとつひとつ個別に扱
うのではなく、複数のデータから成るデータ集合（配列
データ）として扱うことにする。第５図及び第６図に示
す如く、データ記憶装置のなかに、このようなデータ集
合を単数、あるいは複数犯ｆαするデータメモリ（ｄ　
ｍ）と、各集合のデータ要素の実アドレスを記憶するポ
インタメモリ（ｐｍ）、さらには、第６図の場合には、
各集合内で、ｆ−夕が連続して古き込まれる時の各デー
タ要素間の実アドレスの差である差分値を記憶する差分
メモリ（ｄｉｍ）、ポインタメモリ（ｐｍ）と差分メモ
リ（ｄｉｍ）へのポインタを記憶するポインタアドレス
メモリ（ｐａｍ）、出力データパケ・ントに付加する制
御情報を記憶するリターンコードメモリ（ｒｃｍ）、さ
らには、ポインタメモリ（ｐｍ）、差分メモリ（ｄｉｍ
）それぞれの内容からデータ要素の新しい実アドレスを
生成する手段であるポインタ更新手段（ｐｃ）を設ける
。

（ホ）作用 本発明装置によれば、あらかじめいくつかのデータを集
合として集合名をつけ、各種メモリに所定の値をロード
しておく、データ処理装置がこのデータ記憶装置にデー
タを書き込みたい時には、書き込みたいデータに集合名
を付加したデータパケットをデータ記憶装置へ向けて出
力する。このデータパケットがデータ記憶装置に入力さ
れ、ポインタアドレスメモリ（ｐａｍ）が、集合名によ
り参照されると、各メモリ間のポインタの連鎖により、
データ要素の実アドレスが生成され、データ要素が一つ
書き込まれるとともに、ポインタ更新手段により同−集
合内の次に書き込むべさデータ要素の実アドレスが生成
されて、ポインタメモリ（ｐ　ｍ）に書き込まれる。ま
た、ポインタアドレスメモリ（ｐａｍ）の参照とともに
、リターンコードメモリ（ｒｃｍ）も読み出されて、書
き込まれたことを知らせるデータパケットに、所定の制
御情報が付加されて出力される。

（へ）　実施例 第２図に本発明のデータ記憶装置を用いたシステム例と
してデータフロー計算機システムの概要を示す、同図の
システムは、システム内部でデータの基本単位であるデ
ータパケット（本来のデータの他に制御情報を組合せた
）を転送するリング状転送路であるリングネットワーク
（ＲＮ）に、データパケットの入出力を制御するネント
ワークインターフエイス（Ｎ　Ｉ　）（Ｎ　Ｉ　）（Ｎ
　Ｉ　）を介して、データ記憶袋！（ＤＭ）、データフ
ロー計算装＃（ＤＦＣ＞、ホストインターフェイス（Ｈ
Ｉ　）が結合されて、このホストインターフェイス（Ｈ
Ｉ　）にはきらにホスト計算機（ＨＣ）がつながってい
る。

断るシステムのデータ記憶装置にはデータフロー計算装
置＜ＤＦＣ＞が書き込み命令や読み出し命令を含むデー
タ駆動型（データフロー型）のプログラムを実行する際
に使用ｒるデータ（例えば画像データ等の配列データ）
が記憶されており、データフロー計算装置（ＤＦＣ）が
データ駆動型のプロゲラｌ、を実行する過程において、
データパケットの制御情報に従って、書き込み命令や読
み出し命令の実行処理をデータ記憶装置が受は持つ仕組
みになっている。

第１図に本発明のデータ記憶装置の構成を示す、同図の
装置に於いては、（１）は大力キュー、（２）は入力パ
ケットの１語目（ヘッダ）を保持するレジスタ、（３）
は入力パケットの２語目（データ）を保持するレジスタ
、（４）は環境番号、（５）は処理指示フード、（６）
は入力パケットが保持していたデータ、〈７）は判定・
制御回路、（８）は制御信号、（９）はポインタアドレ
スメモリ、（１０）は環境番号とポイタアドレスを保持
するレジスタ、（１１）は差分メモリ、　（１２）はポ
インタメモリ、（１３）は差分レジスタ、（１４）はポ
インタ更新手段（加算器）、（１５）は差分値、（１６
）はポインタレジスタ、（１７）はポインタ値、　（１
ｇ）はデータメモリ、（１９）は出力パケ・／トのデー
タレジスタ、　（２０）はリターンコードメモリ、　（
２１）は出力パケットのヘッダレジスタ、（２２）はリ
ターンコード、（２３）は未変更情報、（２４）は出力
キュー、（２５）はロード（ダンプ）アドレス、（２６
〉は集合名、（２７）は集合名変更手段を示している。

。 次に本発明装置の処理動作を入力パケット毎に詳述する
。尚、入力パケットの構成は第３図、第４図（ａ）の如
き２語構成のデータパケットとなり、その処理は制御情
報（処理指示コード、モジュール番号等）の一つである
処理指示コード（５）によって決定される。

■　第３図のデータパケットであって、ポインタアドレ
スメモリ及びリターンフードメモリの［１−ドを示す処
理指示−：ｌ−１’（５）が５ビツトで例えば［ｓ、、
ｓ、、ｓ、、ｓ、、ｓ、］−［ｏ　、　１．　ｏ　、　
ｏ　。

０コとなるロードパケットが入力端に到着すると、大力
キュー（１）を経て１語口がパケットの１語目（ヘッダ
）を保持するレジスタ（２）（以下第２レジスタと記す
）に、２パ吾目がパケットの２語目（データ）を保持す
るレジスタ（３）（以下第２レジスタと記す）に夫々ラ
ッチされる。第ルジスタ（２）にラッチされた内容のう
ち、処理指示フード（５）が判定・制御回路のにより判
定され、以下のポインタアドレスメモリ及びリターンコ
ードメモリのロード動作を制御する制御信号（８）が出
力される。第ルジスタ（２）にラッチきれた内容のうち
、ロード（ダンプ）アドレス（２５）をアドレスとして
入力パケットが保持していたデータ（６）をポインタア
ドレスメモリ（９）およびリターンフードメモリ（２０
）に書き込む、出力パケットはない。

■　差分メモリ（１１）のロードを示す処理指示コード
く５）例えば［０，１，１，０，ｏ］であるロー（ごパ
ケットが到着すると、入力キュー（１）を経て１語目が
第ルジスタ（２）に、２語目が第２レジスタ（３）に夫
々ラッチされる。この第ルジスタ（２）にラッチされた
内容のうち、処理指示コード（５）が判定・制御回路（
７〉により判定され、差分メ七り（１１）のロード動作
を制御する制御信号（８）が出力される。第ルジスタ（
２）にラッチされた内容のうち、ロード（ダンプ）アド
レス（２５）をアドレスとして大力パケットが保持して
いたデータ（６）を差分メモリ（１１）に書き込む。出
力バク°ットはない。

■　ポインタメモリ（１２）のロードを示す処理指示コ
ードく５）が例えば［０、１、０、１、Ｏコであるロー
ドパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
に夫々ラッチされる。第ルジスタ（２）にラッチされた
内容のうち、処理指示コード（５）が判定・制御回路の
に依って判定され、ポインタメモリ（１２）のロード動
作を制御する制御信号（８）が出力される。また第ルジ
スタ（２）にラッチされた内容のうち、ロード（ダンプ
）アドレス（２５）をアドレスとして入力パケットが保
持していたデータ（６）をポインタメモリ（１２）に書
き込む、出力パケットはない。

■　データメモリ（１８）のロードを示す処理指示示コ
ード（５）が例えば［０，１，０，０，１］であるロー
ドパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
に夫々ラッチされる。第ルジスタ（２）にラップされた
内容のうち、処理指示フードく５）が判定・制御回路の
により判定きれ、以下のデータメモリのロード動作を制
御する制御１６号（８）が出力される。第ルジスタ（２
）にラッチきれた内容のうち、ロード（ダンプ）アドレ
ス（２５）をアドレスとして大力パケットが保持してい
たデータ（６〉をデータメモリ（１８〉に書き込む。出
力パケットはない。

■　第４図（ａ）の如きデータパケットであって、ポイ
ンタの設定を示す処理指示コード（５）が例えば［Ｓ＋
、Ｓｓ、Ｓ＋、Ｓ−，５ｉｌ−［１、Ｘ　、　０　、１
゜０コとなるオペランドパケットが到着すると、入力キ
ューく１）を経て１８ハ目が第ルジスタ（２）に、２語
目が第２レジスタ（３）に夫、クラッチされる。第ルジ
スタ（２）にラッチされた内容のうち、処理指示コード
（５〉が判定・制御回路のにより判定され、以下のポイ
ンタの設定を制御する制御信号（８〉が出力される。第
ルジスタ（２）にラッチされた内容のうち、集合化が集
合名更新手段（２７）にロードされ、これをアドレスと
してポインタアドレスメモリ（９）を読み出す、該ポイ
ンタアドレスメモリ（９）のこの出力、及び第ルジスタ
（２）の内容のうち、環境番号（４）が環境番号・ポイ
ンタアドレス保持レジスタ〈１０）にラッチされる。

この環境番号・ポインタアドレス保持レジスタ（１０）
の内容をアドレスとして入力パケットが保持していたデ
ータ（６）をポインタメモリ（１２）に書き込む。

一方、集合名更新手段（２７）の内容をアドレスとして
リターンコードメモリ（２０）を読み出し、リターンフ
ード（２２）、及び未変更情報（２３）がヘッダレジス
タ（２１）にラッチされる。ヘッダレジスタ（２１）の
内容を１語目となす、アクノリッジパケットが第４図（
ｂ）に示す如き構成で出力キュー（２４）を経て出力さ
れる。

■　差分の設定を示す処理指示コード（５）が例えば［
１、Ｘ　、　１　、０　、０］であるオペランドパケッ
トが到若すると、入力キュー（１）を経て１語目が第ル
ジスタ（２）に、２語目が第２レジスタ（３）にそれぞ
れラッチされる。第ルジスタ（２）にラッチされた内容
のうち、処理指示コード（５）が判定・制御回路のによ
り判定きれ、以下の差分の設定を制御する制御信号（８
）が出力される。

第ルジスタ〈２）にラッチされた内容のうち、集合名が
集合名更新手段（２７）にロードきれこれをアドレスと
してポインタアドレスメモリ（９）を読み出す、ポイン
タアドレスメモリ（９）のこの出力、及び第ルジスタ（
２〉の内容のうち、環境番号（４）が環境番号・ポイン
タアドレス保持レジスタ（１０）にラッチされる。この
環境番号・ポインタアドレス保持レジスタ（１０）の内
容をアドレスとして入力パケットが保持していたデータ
（６）を追分メモリ（１１）に書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコー°トメモリ（２０）を読み出し、リターンコード
〈２２）、及び未変更情報（２３）がヘッダレジスタ（
２１）にラッチされる。／＼ッグレジスタ（２１）の内
容を１語目となす、アクノリッジパケットが出力キュー
（２４）を経て出力される。

■　アクノリッジパケットを出力する古き込みを示す処
理指示コード（５）が例えば［１，Ｘ、１゜１、Ｏ］で
あるオペランドパケットが到着すると、入力キュー（１
）を経１１語［１が第ルジスタ（２）に２語目が第２レ
ジスタ（３）にそれぞれラッチされる。第ルジスタ（２
）にラッチきれた内容のうち、処理指示コード（５）が
判定・制御回路のにより判定され、以下のアクノリッジ
パケットを出力する書き込みを制御する制御１３号（８
）が出力される。第ルジスタ（２）にラッチされた内容
のうち、集合名が集合名更新手段（２７）にロードされ
、これをアドレスとしてポインタアドレスメモリ（９）
を読み出す。ポインタアドレスメモリ（９）のこの出力
、及び第ルジスタ（２）の内容のうち、環境番号（４）
が環境番号・ポインタアドレス保持レジスタ（１０）に
ラッチされる。この環境番号・ポインタアドレス保持レ
ジスタ（１０）の内容をアドレスとしてポインタメモリ
（１２）、及び差分メモリ（１１）を読み出す。差分メ
モリ（１１）の出力は差分し・ジス々（１３）に、ポイ
ンタメモリ（１２）の出力はポインタレジスタ（１６）
に夫々ラッチされ、ポインタレジスタ（１６）の内容（
１７）をアドレスとして入力パケットが保持していたデ
ータ（６）をデータメモリ（１８）に書き込む、差分レ
ジスタ（１３）及びポインタレジスタ（１６）の内容は
加算器から構成されたポインタ更新手段（１４）によっ
てカロ算きれ、ポインタメモリ（１２）の読み出したア
ドレスに書き込む、−万、集合名更新手段（２７）をア
ドレスとしてリターン：コードメモリ（２０）を読みだ
し、リターンフード（２２）、及び未変更情報（２３）
が・＼ラダレジスタ（２１）にラッチされる。ヘッダレ
ジスタ（２１）の内容を工朋目となす、アクノリッジパ
ケットが出力キュー〈２４）を経て出力される。

■　アクノリッジパケットを出力しない書き込みを示す
処理指示コード（５）が例えば［１，Ｘ。

１　、１　、１１であるオペランドパケットが到若する
と、大力キュー（１）を経て１語目が第ルジスタ（２）
に、２語目が第２レジスタ（３）に夫々ラッチされる。

第ルジスタ（２）にラッチされた内容のうち、処理指示
コード（５）が判定・制御回路のにより判定され、以下
のアクノリッジパケットを出力しない書き込みを制御す
る制御信号（８）が出力される。第ルジスタ（２）にラ
ッチされた内容のうち、集合名が集合名更新手段〈２７
）にロードされ、これをアドレスとしてポインタアドレ
スメモリ（９）を読み出す、ポインタアドレスメモリ（
９）のこの出力、及び第ルジスタ（２）の内容のうち、
環境番号〈４）が環境番号・ポインタアドレス保持レジ
スタ（１０）にラッチされる。そして環境番号・ポイン
多アドレス保持しジスク（ｌＯ）の内容をアドレスとし
てポインタメモリ（１２）、及び差分メモリ（１１）を
読み出す、差分メモリ（１１）の出力は差分レジスタ（
１３）に、ポインタメモリ（１２）の出力はポインタレ
ジスタ（１６）に夫々ラッチきれ、ポインタレジスタ（
１６）の内容（１７）をアドレスとして入力パケットが
保持していたデータ（６）をデータメモリ（１８）に書
き込む。出力パケットはない。

■　読み出しを示す処理指示コード〈５）が例えば［１
，Ｘ、０，１．１］であるオペランドパケットが到着す
ると、大力キュー（１）を経て１語目が第ルジスタ（２
）に、２語目が第２レジスタ（３）に夫々ラッチされる
。第ルジスタ（２）にラッチされた内容のうち、処理指
示コード（５）が判定・制御回路のにより判定され、以
下の読み出しを制御する制御信号（８）が出力される。

第ルジスタ（２〉にラッチされた内容のうち、集合名が
集合名更新手段（２７）にロードされ、これをアドレス
とじてポインタアドレスメモリ（９）を読み出す、ポイ
ンタアドレスメモリ（９）のこの出力、及び第ルジスタ
（２）の内容のうち環境番号（４）が環境番号・ポイン
タアドレス保持レジスタ（１０）にラッチされる。この
環境番号・ポインタアドレス保持レジスタ（１０）の内
容をアドレスとしてポインタメモリ（１２）、及び差分
メモリ（１１）を読み出す、ポインタメモリ（１２）の
出力はポインタレジスタ（１６）に、差分、メモリ（１
１）の出力は差分レジスタ（１３）に夫々ラッチされ、
ポインタレジスタ〈１６）の内容（１７）をアドレスと
してデータメモリ（１８）を読み出しその内容はデータ
レジスタク１９）にラッチされる。差分レジスタ（１３
）及びポインタレジスタ（１６）の内容はポインタ更新
手段（１４）によって加算され、ポインタメモリ（１２
）の読み出したアドレスに書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンコード（
２２）、及び未変更情叩（２３）がヘッダレジスタ（２
１）にラッチされ、ヘッダレジスタ（２１）の内容を１
語目とし、データレジスタ（１９）の内容を２語目とな
す、データパケットが出力キュー（２４）を経て出力さ
れる。

今、ポインタアドレスメモリ（９）あるいはリターンコ
ードメモリ（２０）に含まれるか又は独立して設けられ
るデータの１ビツトのフラグからなる継続識別子が例え
ば“１゛でＭ続を指示しておれば、集合名更新手段（２
７）は内容をインクリメントし、人力キュー（１）の出
力を停止させ、第ルジスタ（２）にはその内容を保持さ
ける。この更新された集合名更新手段（２７）の内容を
アドレスとしてポインタアドレスメモリ（９）を読み出
す、ポインタアドレスメモリ（９）のこの出力、及び第
ルジスタ（２）の内容のうち、環境番号（４）が環境番
号・ポインタアドレス保持レジスタ（１０）にラッチさ
れる。この環境番号・ポインタアドレス保持レジスタ（
１０）の内容をアドレスとしてポインタメモリ（１２）
、及び差分メモリ（１１）を読み出す、ポインタメモリ
（１２）の出力はポインタレジスタ（１６）に、差分メ
モリ（１１）の出力は差分レジスタ（１３）に夫々ラン
チされ、ポインタレジスタ（１６）の内容（１７）をア
ドレスとじ−Ｃデータメモリ（１８）を読み出し、その
内容はデータレジスタ（１９）にラッチされる。差分レ
ジスタ（１３）及びポインタレジスタ（１６）の内容は
ポインタ更新手段（１４）によって加算され、ポインタ
メモリ（１２）の読み出したアドレスに書き込む。

一一方、集合名更新手段（２７）をアドレスとしてリタ
ーンコードメモリ（２０）を読み出し、リターンコード
（２２）、及び第ルジスタ（２）の内容のうち、リター
ンコードを除く情報がヘッダレジスタ（２１）にラッチ
される。ヘッダレジスタ（２１）の内容を１８呑目七し
、データレジスタ（１９）の内容を２語目となす、デー
タパケットが出力キュー（２４）を経て出力される。こ
れを継続識別子が継続を指示しなくなる（例えばＯ゛）
まで繰り返す。

０　第３図のデータパケットであって、ポインタアドレ
スメモリ及びリターンコードメモリのダ〉ブを示す処理
指示コード（５）が例えば［５，、Ｓ、。

ｓ、、ｓ、、　ｓ、］−［ｏ　、　ｏ　、　ｏ　、　ｏ
　、　ｏ］となるグンプバケゾトが到着すると、入力キ
ュ−（１）を経て１語目が第ルジスタ（２）に、２語日
が第２レジスタ（３）に夫々ラッチされる。第ルジスタ
（２）にラッチされた内容のうち、処理指示フード（５
）が判定・制御回路のにより判定ぎれ、以下のポインタ
アドレスメモリ及びリターンコードメモリのダンプ動作
を制御する制御信号（８）が出力される。

第ルジスタ（２）にラッチされた内容のうち、ロード（
ダンプ）アドレス（２５）をアドレスとしてポインクア
ドレスメモリ（９）、及びリターンコードメモリ（２０
）を読み出す。これらの内容はデータレジスタ（１９）
にラッチされる。このデータレジスタ（１９）の内容を
２語目となす、データパケットが出力キュー（２４）を
経て、ホストインターフェースに向けて出力される。

■　ポインタメモリ（１２）のダンプを示す処理指示コ
ード（５）が例えば［０、０、０、１、０コであるダン
プパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタく２）に、２語目が第２レジスク（３）
にそれぞれラッチされる。第ルジスタ（２）にラッチさ
れた内容のうち、処理指示コード〈５）が判定・制御回
路のにより判定きれ、以下のポインタメモリのダンプ動
作を制御する制御信号（８）が出力される。第ルジスタ
（２）にラッチされた内容のうちロード（ダンプ）アド
レス（２５）をアドレスとしてポインタメモリ（１２）
を読み出す。この内容はデータレジスタ（１９）にラッ
チされる。このデータレジスタ（１９）の内容を２語目
となす、データパケットが出力キュー（２４）を経て、
ホストインターフェースに向けて出力きれる。

■　差分メモリ（１１）のダンプを示す処理指示フード
（５）が例えば［０，０，１，Ｑ、Ｏ］であるダンプバ
ウ゛ツトが到着ｒると、入力キュー（１）を経て１語目
が第ルジスタ（２）に、２語目が第２レジスタ（３ンに
夫々ラッチされる。第２レジスク（２）にラッチされた
内容のうち、処理指示フード（５）が判定・制御回路の
により判定され、以下の差分メ七りのダンプ動作を制御
する制御信号（８）が出力きれる。第ルジスタ（２）に
ラッチされた内容のうちロード（ダンプ）アドレス（２
５）をアドレスとして差分メモリ（１１）を読み出す。

この内容はデータレジスタ（１９ンに２・ンチされる。

このデータレジスタ（１９）の内容ｆ！、２語目となす
、データパケットが出力キュー（２４）を経て、ホスト
インターフェースに向けて出力される。

＠　データメモリのダンプを示す処理指示コード（５）
が例えば［０，０，０，０，１］であるダンプパケット
が到着すると、入力キュー（１）を経て１語目が第ルジ
スタ（２）に°、２語目が第２レジスタ（３）に夫々ラ
ッチされる。第ルジスタ（２）にランチされた内容のう
ち、処理指示コード（５）が判定・制御回路のにより判
定され、以下のデータメモリのダンプ動作を制御する制
御信号（８）が出力される。第ルジスタ（２）にラッチ
された内容のうちロード（ダンプ）アドレス（２５）を
アドレスとしてデータメモリ（１８）を読み出す、この
内容はデータレジスタ（１９）にラッチされる。このデ
ータレジスタ（１９）の内容を２語目となす、データパ
ケットが出力キュー（２４）を経て、ホストインターフ
ェースに向けて出力される。

（ト）　発明の効果 本発明によれば、書き込むデータの実アドレスの生成処
理をデータ処理装置において行う必要がなくなる。つま
り、集合名を保持したデータパケットを一つ投入すると
、所定のアドレスにデータが書き込まれる七ともに、同
−集合内のデータ要素の実アドレスは、自動的に所定の
値に更新されるため、データ処理装置は、同じ集合名を
保持したデータパケットを連続的に投入するだけで、複
数のデータをそれぞれ所定のアドレスに連続して書き込
むことができる。さらに、データの書き込みが行われる
たびに、書き込まれたことを示すデータパケットに制御
情報を付加して出力できるため、例えばこの出力パケッ
トをデータ処理装置が受は取ることにより、データ処理
装置はデータが書き込まれたことを確認することができ
、「書き込み」と１読み出し」の類Ｆｒ−関係を完全に
保証することができる。

【図面の簡単な説明】

第１ｒｇＪは本発明データ記憶装置の全体構成を示４゛
ブロック図、第２図は本発明データ記憶装置を用いたシ
ステムのブロック図、第３区および第４図は本発明にお
いて用いられるデータパケットの形式を示す構成図、第
５図は本発明の概要を示すブロック図、第６図は本発明
の概要を示す他のブロック図である。 （１）・・・入力キュー、（２）・・・第ルジスタ、（
３）・・・第２レジスタ、の・・・判定・制御回路、（
９）・・・ポインタアドレスメモリ、　（１１）・・・
差分メモリ、（１２）・・・ポインタメモリ、（１３）
・・・差分レジスタ、（１４）・・・ポインタ更新手段
、　（１６）・・・ポインタレジスタ、（１８）・・・
データメモリ、（１９）・・・データレジスタ、（２０
）・・・リターンコードメモリ、（２１）・・・ヘッダ
【−ジスタ、（２４ン・・・出力キュー。

Claims (4)

【特許請求の範囲】
1. （１）単数あるいは複数のデータ集合が格納されている
   データメモリ、前記データ集合の要素が格納されている
   アドレス情報を格納するポインタメモリ、前記ポインタ
   メモリ内の、前記データ集合の要素が格納されているア
   ドレス情報が格納されているアドレスを格納するポイン
   タアドレスメモリからなり、前記データ集合の集合名と
   書き込みデータを保持して入力されるデータパケットの
   入力に応じて、前記データメモリ内の所定の格納場所に
   、所定のデータを書き込み、データが書き込まれたこと
   を知らせるデータパケットを出力することを特徴となす
   データ記憶装置。
2. （２）単数あるいは複数のデータ集合が格納されている
   データメモリ、前記データ集合の要素が格納されている
   アドレス情報を格納するポインタメモリ、前記ポインタ
   メモリ内の、前記データ集合の要素が格納されているア
   ドレス情報が格納されているアドレスを格納するポイン
   タアドレスメモリ、同一データ集合内の連続して参照す
   べき２つのデータ要素の前記データメモリ内におけるア
   ドレスの差である差分を格納する差分メモリ、及び前記
   ポインタメモリの内容および前記差分メモリの内容から
   新しいポインタ値を生成するポインタ更新手段からなり
   、前記データ集合の集合名と書き込みデータを保持した
   複数のデータパケットの連続的な入力に応じて、同一デ
   ータ集合内の複数のデータ要素を、前記データメモリ内
   のそれぞれ異なる格納場所に連続して書き込み、データ
   が書き込まれたことを知らせるデータパケットを連続し
   て出力することを特徴となすデータ記憶装置。
3. （３）前記データが書き込まれたことを知らせるデータ
   パケットのそれぞれに対応した制御情報であるリターン
   コードを格納するリターンコードメモリを具備し、前記
   データメモリへの書き込みが行われるたびに、該リター
   ンコードメモリを前記集合名によって参照し、出力され
   たリターンコードを、前記データが書き込まれたことを
   知らせるデータパケットに付加して出力することを特徴
   となす特許請求の範囲第２項記載のデータ記憶装置。
4. （４）前記データメモリへの書き込み動作、並びに前記
   ポインタメモリとリターンコードメモリの参照動作、並
   びに前記差分メモリ及びポインタメモリの参照更新動作
   が並行して行われることを特徴となす、特許請求の範囲
   第３項記載のデータ記憶装置。