JPS63261442A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）　産業上の利用分野 この発明は、計算機システムなどに使用するデータ記憶
装置に関するものであり、特に配列データなどのデータ
集合を効率的に記憶、参照するための記憶装置に関する
ものである。

（ロ）　従来の技術 一般的に、計算機システムは、データ処理装置、データ
記憶装置などから構成され、データ処理装置がデータ記
憶装置からデータを読み出し、何らかの加工を行ってデ
ータ記憶装置にデータを書き込むというサイクルを繰り
返すことにより、処理を進めていく、このデータ記憶装
筺参照のためのデータ処理装置におけるオーバーヘッド
（処理待ち時間）の問題は種々の計算機システムにおい
て、共通のものである。

例えば、データ駆動形（データフロー形）計算機システ
ム、においても、データ処理装置とデータ記憶装置を接
続したシステムが提案きれ、かつ実現されている（この
−例が、昭和５９年４月９日付で発行された日経エレク
トロニクスの第２０５頁から第２０９７Ｋに開示されて
いる）、そしてこのようなシステムのデータ記憶装置に
おいて、多量のデータを速読的に茂み出す際には、デー
タを１つ読み出すごとに処理装置から記憶装置にアドレ
スを与えなければならなかった。また、配列データのよ
うなデータ集合の特定の一要素を参照する際には、所望
の要素が格納されているアドレスを、処理装置が計算し
て生成してやらねばならなかった。

（ハ）　発明が解決しようとなす、問題点従来のデータ
記憶装置では、データを連続的に読み出す場合、各デー
タのアドレスをそのつど処理装置から与えなくてはなら
なかった。また、配列データのようなデータ集合の特定
の要素を一つ、あるいは連続的に読み出す際には、配タ
クの各要素が格納されているアドレスを得るために、処
理装置が、そのつどアドレス計算をしなければならなか
った０以上のような理由により、処理装置が記憶装置を
参照するために費やす処理時間が非常に長くなるという
欠点があった。それゆえに、この発明の主たる目的は、
配列データのようなデータ集合の読み出しの際のオーバ
ーヘッドを軽減する記憶装置を提供することである。

（ニ）　問題点を解決するための手段 本発明は、第５図に示す如く、データ集合の要素を格納
するアドレスであるポインタを格納しているポインタメ
モリ（ａｐ）、データ集合の二つの要素を格納する両ア
ドレスの差である差分が格納されている差分メモリ（ｄ
ｔｍ）、及びポインタメモリ（ｐｍ）の内容及び差分メ
モリの内容からポインタメモリ（ｐｍ）の内容を更新す
るポインタ更新手段（ｐｃ）を設けることにより、ポイ
ンタアドレスメモリ（ｐａｎ）を参照するたびにポイン
タ更新手段（ｐｃ）によってポインタメモリの更新を行
うデータ記憶装置である。

（ホ）　作用 本発明のデータ記憶装置によればメモリアクセスを行う
ためのデータパケットは、所望のデータ集合の集合名を
保持しており、まずこの集合名がポインタアドレスメモ
リ内の例えばカウンタにロードされる１次に、この集合
名のカウンタの出力をアドレスとして、ポインタアドレ
スメモリ（ｐａｎ）を読み出す、読み出きれたポインタ
アドレスは、レジスタにラッチきれる。このレジスタの
内容をアドレスとしてポインタメモリ（ｐｍ）、及び差
分メモリ（ｄ　ｉ　ｍ）を読み出す、読み出されたポイ
ンタはアドレスレジスタ（ａｒ）にラッチきれる。これ
をアドレスとしてデータメモリ（ｄ　ｍ）をアクセスす
る。ポインタ及び差分はポインタ更新手段（ｐｃ）によ
って加算され、この値がポインタメモリ（ｐｍ）に書き
込まれる。さらに、同一集合名を保持した複数のパケッ
トが連続して到着すると上記の動作が連続して行われる
。

（へ）実施例 第２図に本発明のデータ記憶装置を用いたシステム例と
してデータフロー計算機システノ、の概要を示す、同図
のシステムは、システム内部でデータの基本単位である
データパケット（本来のデータの他に制御情報を組合せ
た）を転送するリング状転送路であるリングネットワー
ク（ＲＮ）に、データパケットの入出力を制御するネッ
トワークインターフェイス（Ｎ　Ｉ　）（Ｎ　Ｉ　）（
Ｎ　Ｉ　）を介して、データ記憶装置ｆ（ＤＭ）、デー
タブロー計算装置（ＤＦＣ＞、ホストインターフェイス
（Ｈｒ）が結合きれて、このホストインターフェイス（
Ｈりにはさらにホスト計算機（ＨＣ）がつながっている
。

斯るシステムのデータ記憶装置にはデータフロー計算装
置（ＤＦＣ＞が書き込み命令や読み出し命令を含むデー
タ駆動型（データフロー型）のプログラムを実行する際
に使用するデータ（例えば画像データ等の配列データ）
が記憶されており、データフロー計算装置１！（ＤＦＣ
）がデータ駆動型のプログラムを実行する過程において
、データバケットの制御情報に従って、書き込み命令や
読み出し命令の実行処理をデータ記憶装置が受は持つ仕
組みになっている。

第１図に本発明のデータ記憶装置の構成を示す、同図の
装置に於いては、（１）は入力キュー、（２）は入力パ
ケットの１語目（ヘッダ）を保持するレジスタ、（３）
は入力パケットの２語目（データ）を呆持するレジスタ
、〈４）は環境番号、（５）は処理指示コード、（６）
は入力パケットが保持していたデータ、（７）は判定・
制御回路、（８）は制御信号、（９）はポインタアドレ
スメモリ、（１０）は環境番号とボイタアドレスを保持
するレジスタ、（１１）は差分メモリ、（１２）はポイ
ンタメモリ、（１３）は差分レジスタ、（１４）はポイ
ンタ更新手段（加算器）、（１５）は差分値、（１６）
はポインタレジスタ、（１７）はポインタ（ｆｆｌ、（
１８）はデータメモリ、（１９）は出力パケットのデー
タレジスタ、　（２０）はリターンフードメモリ、　（
２１）は出力パケットのヘッダレジスタ、（２２）はリ
ターンフード、（２３）は未変更情報、（２４）は出力
キュー、（２５）はロード（ダンプ）アドレス、（２６
）は集合名、（２７）は集合名変更手段を示してい・　
る。

次に本発明装置の処理動作を入力パケット毎に詳述する
。尚、入力パケットの構成は第３図、第４図（ａ）の如
き２語構成のデータパケットとなり、その処理は制御情
報（処理指示フード、モジュール番号等）の一つである
処理指示コード（５）によって決定きれる。

■　第３図のデータパケットであって、ポインタアドレ
スメモリ及びリターンフードメモリのロードを示す処理
指示フード（５）が５ビツトで例えば［Ｓｌ、　５ｇ、
Ｓｍ　、　５４　、　Ｓｓ］電［０、１、Ｏ、０。

０］となるロードパケットが入力端に到着すると、入力
キュー（１）を経て１語目がパケットの１語目（ヘッダ
）を保持するレジスタ（２）（以下第２レジスタと記す
）に、２語目がパケットの２語目（データ）を保持する
レジスタ（３）（以下第２レジスタと記す）に夫々ラッ
チされる。第ルジスタ（２）にラッチ諮れた内容のうち
、処理指示フード（５）が判定・制御回路（７）により
判定され、以下のポインタアドレスメモリ及びリターン
フードメモリのロード動作を制御する制御信号（８）が
出力される。第ルジスタ（２）にラッチされた内容のう
ち、ロード（ダンプ）アドレス（２５）をアドレスとし
て入力パケットが保持していたデータ（６）をポインタ
アドレスメモリ（９）およびリターンフードメモリ（２
０）に書き込む、出力パケットはない。

■　差分メモリ（１１）のロードを示す処理指示コード
（５）例えば［０，１，１，ｏ、ｏ］であるロードパケ
ットが到着すると、入カキニー（１）を経て１語目が第
ルジスタ（２）に、２語目が第２レジスタ（３）に夫々
ラッチされる。この第ルジスタ（２）にラッチされた内
存のうち、処理指示フード（５）が判定・制御回路（７
〉により判定され、差分メモリ（１１）のロード動作を
制御する制御信号（８）が出力される。第ルジスタ（２
）にラッチされた内容のうち、ロード（ダンプ）アドレ
ス（２５）をアドレスとして入力パケットが保持してい
たデータ（６）を差分メモリ（１１）に書き込む、出力
パケットはない。

■　ポインタメモリ（１２）のロードを示す処理指示フ
ード（５）が例えば［０、１、０、１、０コであるロー
ドパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２ｇ！目が第２レジスタ（３
）に夫々ラッチされる。第ルジスタ（２）にラッチされ
た内容のうち、処理指示コード（５）が判定・制御回路
（７）に依って判定され、ポインタメモリ（１２）のロ
ード動作を制御する制御信号（８）が出力きれる。また
第ルジスタ（２）にラッチされた内容のうち、ロード（
ダンプ）アドレス（２５）をアドレスとして入力パケッ
トが保持していたデータ（６）をポインタメモリ（１２
）に書き込む、出力パケットはない。

■　データメモリ（１８）のロードを示す処理指ふ示コ
ード（５）が例えば［０，１，０，０，１１であるロー
ドパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
に夫々ラッチきれる。第ルジスタ（２）にラッチされた
内容のうち、処理指示フード（５〉が判定・制御回路（
７）により判定され、以下のデータメモリのロード動作
を制御する制御信号（８）が出力される。第ルジスタ（
２）にラッチきれた内容のうち、ロード（ダンプ）アド
レス（２５）をアドレスとして入力パケットが保持して
いたデータ（６）をデータメモリ（１８）に書き込む、
出力パケットはない。

■　第４図（ａ）の如きデータパケットであって、ポイ
ンタの設定を示す処理指示コード（５）が例えば［Ｓ＋
　、　Ｓｔ　、　Ｓｓ　、　Ｓ−、Ｓｓココ−１，Ｘ、
０，１゜０］となるオペランドパケットが到着すると、
入力キュー（１）を経て１語目が第ルジスタ（２）に、
２語目が第２レジスタ（３）に夫々ラッチされる。第ル
ジスタ（２）にラッチされた内容のうち、処理指示コー
ド（５）が判定・制御回路（７）により判定され、以下
のポインタの設定を制御する制御信号（８）が出力され
る。第ルジスタ（２）にラッチされた内容のうち、集合
名が集合名菓新手段（２７）にロードされ、これをアド
レスとしてポインタアドレスメモリ（９）を読み出す、
該ポインタアドレスメモリ（９）のこの出力、及び第ル
ジスタ（２）の内容のうち、環境番号（４）が環境番号
・ポインタアドレス保持レジスタ（１０）にラッチされ
る。この環境番号・ポインタアドレス保持レジスタ（１
０）の内容をアドレスとして入力パケットが保持してい
たデータ（６）をポインタメモリ（１２）に書き込む。

一方、集合名菓新手段（２７）の内容をアドレスとして
リターンコードメモリ（２０）を読み出し、リターンフ
ード（２２）、及び未変更情報（２３）がヘッダレジス
タ（２１）にラッチされる。ヘッダレジスタ（２１）の
内容を１語目となす、アクノリ７ジバケ・／トが第４図
（ｂ）に示す如き構成で出力キュー（２４）を経て出力
される。

■　差分の設定を示す処理指示コード（５）が例えば［
１，Ｘ、１．０．０］であるオペランドパケットが到着
すると、入力キュー（１）を経て１語目が第ルジスタ（
２）に、２語目が第２レジスタ（３）にそれぞれラッチ
される。第ルジスタ（２）にラッチされた内容のうち、
処理指示コード（５）が判定・制御回路（７）により判
定され、以下の差分の設定を制御する制御信号（８）が
出力される。

第ルゾスタ（２）にラッチ移れた内容のうち、集合名が
集合名菓新手段（２７）にロードされこれをアドレスと
してポインタアドレスメモリ（９）を読み出す、ポイン
タアドレスメモリ（９）のこの出力、及び第ルジスタ（
２）の内容のうち、環境番号（４）が環境番号・ポイン
タアドレス保持レジスタ（１０）にラッチされる。この
環境番号・ポインタアドレス保持レジスタ（１０）の内
容をアドレスとして入力パケットが保持していたデータ
（６）を差分メモリ（１１）に書き込む。

一方、集合名菓新手段（２７）をアドレスとしてリター
ンフードメモリ（２０）を読み出し、リターンフード（
２２）、及び未変更情報（２３）がヘッダレジスタ（２
１）にラッチされる。ヘッダレジスタ（２１）の内容を
１語目となす、アクノリッジパケットが出力キュー（２
４）を経て出力される。

■　アクノリッジパケットを出力する書き込みを示す処
理指示コード（５）が例えば［１，Ｘ、１゜１．０コで
あるオペランドパケットが到着すると、入力キュー（１
）を経て１語目が第ルジスタ（２）に２語目が第２レジ
スタ（３）にそれぞれラッチされる。第ルジスタ（２）
にラッチされた内容のうち、処理指示フード（５）が判
定・制御回路（７）により判定され、以下のアクノリッ
ジパケットを出力する書き込みを制御する制御信号（８
〉が出力きれる。第ルジスタ（２）にラッチされた内容
のうち、集合名が集合名菓新手段〈２７〉にロードされ
、これをアドレスとしてポインタアドレスメモリ（９）
を読み出す、ポインタアドレスメモリ（９）のこの出力
、及び第ルジスタ（２）の内容のうち、環境番号（４）
が環境番号・ポインタアドレス保持レジスタ（１０）に
ラッチされる。この環境番号・ポインタアドレス保持レ
ジスタ（１０）の内容をアドレスとしてポインタメモリ
（１２）、及び差分メモリ（１１）を読み出す、差分メ
モリ（１１）の出力は差分レジスタ（１３）に、ポイン
タメモリ（１２）の出力はポインタレジスタ（１６）に
夫々ラッチきれ、ポインタレジスタ（１６）の内容（１
７）をアドレスとして入力パケットが保持していたデー
タ（６）をデータメモリ（１８）に書き込む、差分【・
ジスタ（１３）及びポインタレジスタ（１６）の内容は
加算器から構成されたポインタ更新手段（１４）によっ
て加算きれ、ポインタメモリ（１２）の読み出したアド
レスに書き込む、一方、集合名更新手段（２７）をアド
レスとしてリターンコードメモリ（２０）を読みだし、
リターンフード（２２）、及び未変更情報（２３）がヘ
ッダレジスタ（２１）にラッチされる。ヘッダレジスタ
（２１）の内容を１語目となす、アクノリッジパケット
が出力キュー（２４）を経て出力される。

■　アクノリ７ジパケツトを出力しない書き込みを示す
処理指示コード（５）が例えば（１，Ｘ。

１　、１　、１１であるオペランドパケットが到着する
と、入力キュー（１）を経て１語目が第ルジスタ（２）
に、２語目が第２レジスタ（３）に夫々ラッチされる。

第ルジスタ（２）にラッチされた内容のうち、処理指示
コード（５）が判定・制御回路（７コにより判定され、
以下のアクノリッジパケットを出力しない書き込みを制
御する制御信号（８）が出力される。第ルジスタ（２）
にラッチされた内容のうち、集合名が集合名更新手段（
２７）にロードされ、これをアドレスとしてポインタア
ドレスメモリ（９）を読み出す、ポインタアドレスメモ
リ（９）のこの出力、及び第ルジスタ（２）の内容のう
ち、環境番号（４〉が環境番号・ポインタアドレス保持
レジスタ（ｌＯ）にラッチきれる。そして環境番号・ポ
インタアドレス保持レジスタ（１０）の内容をアドレス
としてポインタメモリ（１２）、及び差分メモリ（１１
）を読み出す、差分メモリ（１１）の出力は差分レジス
タ（１３）に、ポインタメモリ（１２）の出力はポイン
タレジスタ（１６）に夫々ラッチされ、ポインタレジス
タ（１６）の内容（１７）をアドレスとして入力パケッ
トが保持していたデータ（６）をデータメモリ（１８）
に書き込む、出力パケットはない。

■　読み出しを示す処理指示フード（５）が例えば［１
，Ｘ、０，１．１］であるオペランドパケットが到着す
ると、入力キュー（１）を経て１語目が第ルジスタ（２
）に、２語目が第２レジスタ（３）に夫々ラッチされる
。第ルジスタ（２）にラッチされた内容のうち、処理指
示フード（５）が判定・制御回路（７）により判定され
、以下の読み出しを制御する制御信号（８）が出力され
る。第ルジスタ（２）にラッチされた内容のうち、集合
名が集合名更新手段（２７）にロードされ、これをアド
レスとしてポインタアドレスメモリ（９）を読み出す、
ポインタアドレスメモリ（９）のこの出力、及び第ルジ
スタ（２）の内容のうち環境番号（４）が環境番号・ポ
インタアドレス保持レジスタ（１０）にラッチきれる。

この環境番号・ポインタアドレス保持レジスタ（１０）
の内容をアドレスとしてポインタメモリ（１２）、及び
差分メモリ（１１）を読み出す、ポインタメモリ（１２
）の出力はポインタレジスタ（１６）に、差分メモリ（
１１）の出力は差分レジスタ（１３）に夫々ラッチされ
、ポインタレジスタ（１６）の内容（１７）をアドレス
としてデータメモリ（１Ｂ）を読み出しその内容はデー
タレジスタ（１９）にラッチされる。差分レジスタ（１
３）及びポインタレジスタ（１６）の内容はポインタ更
新手段（１４〉によって加算され、ポインタメモリ（１
２）の読み出したアドレスに書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンフードメモリ（２０）を読み出し、リターンコード（
２２）、及び未変更情報（２３）がヘッダレジスタ（２
１）にラッチされ、ヘッダレジスタ（２１）の内容を１
語目とし、データレジスタ（１９）の内容を２語目とな
す、データパケットが出力キュー（２４）を経て出力さ
れる。

今、ポインタアドレスメモリ（９）あるいはリターンコ
ードメモリ（２０）に含まれるか又は独立して設けられ
るデータの１ビツトのフラグからなる継続識別子が例え
ば“１”で継続を指示しておれば、集合名更新手段（２
７）は内容をインクリメントし、入力キュー（１）の出
力を停止させ、第ルジスタ（２）にはその内容を保持さ
せる。この更新きれた集合名更新手段（２７）の内容を
アドレスとしてポインタアドレスメモリ（９）を読み出
す、ポインタアドレスメモリ（９）のこの出力、及び第
ルジスタ（２）の内容のうち、環境番号（４）が環境番
号・ポインタアドレス保持レジスタ（１０）にラッチさ
れる。この環境番号・ポインタアドレス保持レジスタ〈
１０）の内容をアドレスとしてボインクメモリ（１２）
、及び差分メモリ（１１）を読み出す、ポインタメモリ
（１２）の出力はポインタレジスタ（１６）に、差分メ
モリ（１１）の出力は差分レジスタ（１３）に夫々ラッ
チされ、ポインタレジスタ（１６）の内容（１７）をア
ドレスとしてデータメモリ（１８）を読み出し、その内
容はデータレジスタ（１９）にラッチされる。差分レン
スタ（１３）及びポインタレジスタ（１６）の内容はポ
インタ更新手段（１４）によって加算され、ポインタメ
モリ〈１２）の読み出したアドレスに書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンフードメモリ（２０）を読み出し、リターンコード（
２２）、及び第ルジスタ（２）の内容のうち、リターン
フードを除く情報がヘッダレジスタ（２１）にラッチさ
れる。ヘッダレジスタ（２１）の内容を１語目とし、デ
ータレジスタ（１９）の内容を２語目となす、データパ
ケットが出力キュー（２４）を経て出力される。これを
ａｍｐ別子がｉｌＩ１Ｍ！を指示しなくなる（例えば“
０”）まで繰り返す。

■　第３図のデータパケットであって、ポインタアドレ
スメモリ及びリターンコードメモリのダンプを示す処理
指示コード（５）が例えばＣｓ１．　ｓｍ。

ｓ、　、　ｓ、　、　５６コ濾（ｏ　、　ｏ　、　ｏ　
、　ｏ　、　ｏコとなるダンプパケットが到着すると、
入力キューく１）を経て１語目が第ルジスタ（２）に、
２語口が第２レジスタ（３）に夫々ラッチされる。第ル
ジスタ（２）にテップされた内容のうち、処理指示コー
ド（５）が判定・制御回路（７）により判定され、以下
のポインタアドレスメモリ及びリターンコードメモリの
ダンプ動作を制御する制御信号（８）が出力される。

第ルジスタく２）にラッチされた内容のうち、ロード（
ダンプ）アドレス（２５）をアドレスとしてポインタア
ドレスメモリ（９）、及びリターンコードメモリ（２０
）を読み出す、これらの内容はデータレジスタ（１９）
にラッチされる。このデータレジスタ（１９）の内容を
２お目となす、データパケットが出力キュー（２４）を
経て、ホストインターフェースに向けて出力される。

Ｏポインタメモリ（１２）のダンプを示す処理指示フー
ド（５）が例えば［０、０、０、１、Ｏコであるダンプ
パケットが到着すると、入力キュー（１）を経て１語目
が第ルジスタ（２）に、２語目が第２レジスタ（３）に
それぞれラッチされる。第ルジスタ（２）にラップされ
た内容のうち、処理指示コード（５）が判定・制御回路
（７）により判定され、以下のポインタメモリのダンプ
動作を制御する制御信号（８）が出力される。第ルジス
タ（２）にラッチされた内容のうちロード（ダンプ）ア
ドレス（２５）をアドレスとしてポインタメモリ（１２
）を読み出す、この内容はデータレジスタ（１９）にラ
ッチされる。このデータレジスタ（１９）の内容を２語
目となす、データパケットが出力キュー（２４）を経て
、ホストインターフェースに向けて出力される。

Φ　差分メモリ（１１）のダンプを示す処理指示コード
（５）が例えば［０，０，１，０，０１であるダンプパ
ケットが到着すると、大力キュー（１）を経て１語目が
第ルジスタ（２）に、２ｇ！１目が第２レジスタ（３）
に夫々ラッチされる。第ルジスタ（２）にラッチきれた
内容のうち、処理指示コード（５）が判定・制御回路（
７）により判定きれ、以下の差分メモリのダンプ動作を
制御する制御信号（８）が出力される。第ルジスタ（２
）にラッチされた内容のうちロード（ダンプ）アドレス
（２５）をアドレスとして差分メモリ（１１）を読み出
す、この内容はデータレジスタ（１９）にラッチされる
。このデータレジスタ（１９）の内容を２語目となす、
データパケットが出力キュー（２４）を経て、ホストイ
ンターフェースに向けて出力きれる。

◎　データメモリのダンプを示す処理指示コード（５）
が例えば［０，０，０，０，１１であるダンプパケット
が到着すると、入力キュー（１）を経て１語目が第ルジ
スタ（２）に、２語目が第２レジスタ〈３）に夫々ラッ
チされる。第ルジスタ（２）にラッチされた内容のうち
、処理指示フード（５）が判定・制御回路（７）により
判定され、以下のデータメモリのダンプ動作を制御する
制御信号（８）が出力される。第ルジスタ（２）にラッ
チされた内容のうちロード（ダンプ）アドレス（２５）
をアドレスとしてデータメモリ（１８）を読み出す、こ
の内容はデータレジスタ（１９）にラッチされる。この
データレジスタ（１９）の内容を２語目となす、データ
パケットが出力キュー（２４）を経て、ホストインター
フェースに向けて出力される。

（ト）　発明の効果 この発明によれば、データパケットに含まれる集合者に
より、データ集合の要素が格納されているアドレスを生
成した後に、ポインタがその集合内で次にアクセスされ
る要素のアドレスに更新されるため、連続して集合者を
与えればその集合内の各要素を連続してアクセスするこ
とができる。

すなわち、処理装置がポインタを更新する特別の処理を
行う必要ない、さらにこの処理はポインタアドレスメモ
リの参照動作、及びデータメモリの参照動作とともにパ
イプライン的に並行して行える。また、複数のデータ集
合にまたがる複数の要素を、連続的に読み出す場合にお
いても、それぞれの集合に対応するポインタは更新され
るので、一つの集合者を与えれば、複数の集合にまたが
る特定のデータ要素を読み出すことができ、集合者を繰
り返して与えれば複数のデータ集合の各要素を連続して
読み出すことができる０以上のような特徴のため、本発
明は以前出願した記憶装置において、データ集合の要素
を集合者を与えて読み出す場合の各要素に対応するアド
レスの設定のためのオーバーヘッドを軽減することがで
きる。

【図面の簡単な説明】

第１図は本発明データ記憶装置の全体構成を示すブロッ
ク図、第２図は本発明データ記憶装置を用いたシステム
のブロック図、第３図および第４図は本発明において用
いられるデータパケットの形式を示す構成図、第５図は
本発明の概要を示すブロック図である。 （１）・・・入力キュー、（２）・・・第２レジスタ、
（３）・・・第２レジスタ、（７）・・・判定・制御回
路、（９）・・・ポインタアドレスメモリ、（１１）・
・・差分メモリ、（１２）・・・ポインタメモリ、（１
３）・・・差分レジスタ、（１４）・・・ポインタ更新
手段、（１６）・・・ポインタレジスタ、（１８）・・
・データメモリ、（１９）・・・データレジスタ、（２
０）・・・リターンフードメモリ、　（２１）・・・ヘ
ッダレジスタ、（２４）・・・出力キュー。

Claims (2)

【特許請求の範囲】
1. （１）単数あるいは複数のデータ集合を格納するデータ
   メモリ、前記データ集合の要素を格納するアドレス情報
   を格納するポインタメモリ、前記ポインタメモリ内の、
   前記データ集合の要素を格納するアドレス情報が格納さ
   れているアドレスを格納するポインタアドレスメモリ、
   同一データ集合内の連続して書き込むべき２つのデータ
   要素の前記データメモリ内におけるアドレスの差である
   差分を格納する差分メモリ、及び前記ポインタメモリの
   内容および前記差分メモリの内容から新しいポインタ値
   を生成するポインタ更新手段からなり、前記ポインタア
   ドレスメモリを前記データ集合の同一集合名を保持した
   複数のデータパケットによって連続的に参照し、前記ポ
   インタ更新手段によってポインタを連続的に更新するこ
   とにより、前記データメモリ内の同一データ集合内の複
   数のデータ要素を連続して書き込むことを特徴となすデ
   ータ記憶装置。
2. （２）前記ポインタアドレスメモリの参照動作、及びデ
   ータメモリへの書き込み動作、並びに前記ポインタメモ
   リの参照動作及び前記差分メモリの参照動作とポインタ
   の更新が並行して行われることを特徴となす、特許請求
   の範囲第１項記載のデータ記憶装置。