JP2000067008A5 - - Google Patents

Claims (7)

1. データ入力端子とデータ出力端子とを有し、データメモリに接続され、入力ポートを介して逐次入力される入力データの受け渡し先を判断し、各入力データを所定の受け渡し先に受け渡すようにプログラミングされる第１のプロセッサと、
   データ入力端子とデータ出力端子とを有し、前記データメモリに接続され、前記第１のプロセッサから受け渡される入力データについて所定の処理を行うようにプログラミングされる第２〜第ｎ（但し、ｎは３以上の整数）のプロセッサと、
   データ入力端子とデータ出力端子とを有し、データ入力端子を前記第２〜第ｎのプロセッサに接続される第ｎ＋１のプロセッサと、
   前記第２〜第ｎのプロセッサの出力データ又は前記第ｎ＋１のプロセッサの出力データを出力ポートに転送する出力データ転送手段とを備え、
   前記第ｎ＋１のプロセッサは、前記第２〜第ｎのプロセッサの出力データについて所定の処理を行い、その処理結果に基づいて、前記出力ポートに転送すべき出力データを前記出力データ転送手段に指示するようにプログラミングされるものである
   ことを特徴とするマルチプロセッサシステム。
2. 前記第１のプロセッサは、所定の入力データについては前記データメモリに受け渡すようにプログラミングされ、
   前記第２〜第ｎのプロセッサは、前記第１のプロセッサから受け渡された入力データについて所定の処理を行う場合、必要に応じて、前記データメモリに記憶された入力データを参照するようにプログラミングされるものである
   ことを特徴とする請求項１記載のマルチプロセッサシステム。
3. 前記第１のプロセッサの前段に設けられ、前記入力ポートを介して逐次入力される入力データを格納する第１のＦＩＦＯ回路と、
   前記第２〜第ｎのプロセッサの前段に設けられ、前記第１のプロセッサから前記第２〜第ｎのプロセッサに受け渡される入力データを格納する第２〜第ｎのＦＩＦＯ回路と、
   前記第２〜第ｎのプロセッサの後段に設けられ、前記第２〜第ｎのプロセッサの出力データを格納する第ｎ＋１〜第２ｎ−１のＦＩＦＯ回路と、
   前記第ｎ＋１のプロセッサの後段に設けられ、前記第ｎ＋１のプロセッサの出力データを格納する第２ｎのＦＩＦＯ回路とを備えている
   ことを特徴とする請求項１又は２記載のマルチプロセッサシステム。
4. 前記第ｎ＋１〜第２ｎ−１のＦＩＦＯ回路は、ライトポインタと、第１、第２のリードポインタとを有し、
   前記ライトポインタは、前段のプロセッサに割り当てられ、前記第１のリードポインタは、前記第ｎ＋１のプロセッサに割り当てられ、前記第２のリードポインタは、前記出力データ転送手段に割り当てられている
   ことを特徴とする請求項３記載のマルチプロセッサシステム。
5. 前記第１〜第ｎ＋１のプロセッサは、前段のＦＩＦＯ回路のカウンタを更新する命令と、前段のＦＩＦＯ回路がエンプティのときは、後続する命令を停止する命令と、後段のＦＩＦＯ回路のカウンタを更新する命令と、後段のＦＩＦＯ回路がフルのときは、後続する命令の実行を停止する命令とを有している
   ことを特徴とする請求項４記載のマルチプロセッサシステム。
6. 前記出力データ転送手段は、ＤＭＡコントローラである
   ことを特徴とする請求項１〜５のいずれか一項に記載のマルチプロセッサシステム。
7. 前記出力データ転送手段は、プロセッサである
   ことを特徴とする請求項１〜５のいずれか一項に記載のマルチプロセッサシステム。