JPS63261444A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）　産業上の利用分野 この発明は、計算機システムなどに使用するデータ記憶
装置に間するものであり、特に配列データなどのデータ
集合を効率的に記憶、参照するための記憶装置に関する
ものである。

（ロ）　従来の技術 一般的に、計算機システムは、データ処理装置、データ
記憶装置などから構成され、データ処理装置がデータ記
憶装置からデータを読み出し、何らかの力Ｕ工を行って
データ記憶装置にデータを書き込むというサイクルを繰
り返すことにより、処理を進めていく、このデータ記憶
装置参照のためのデータ処理装置に才ｊけるオーバー／
＼ツド（処理待ち時間）の問題は種々の計算機システム
において、共通のものである。

例えば、データ駆動形（データフロー形）計算機システ
ムにおいても、データ処理装置とデータ記憶装置を接続
したシステムが提案され、かつ実現されている（この−
例が、昭和５９年４月９日付で発行された日経エレクト
ロニクスの第２０５頁から第２０９頁に開示されている
）、そしてこのようなシステムのデータ記憶装置におい
て、多量のデータを連続的に読み出す際には、データを
１つ請み出すごとに処理装置から記憶装置にアドレスを
与えなければならなかった。また、配列データのような
データ集合の特定の一要素を参照する際には、所望の要
素が格納されているアドレスを、処理装置が計算して生
成してやらねばならなかった。

これに対し、本件出願人は、データ集合の集合名を与え
ればデータ集合の要素が格納されているアドレスを生成
する記憶装置１．及び一つの集合名を与えるだけで複数
のデータ集合にまたがる複数の要素を連続的に読み出す
ことができる記憶装置、及びデータ集合内で次に読み出
されるべき要素のアドレスを自動的に設定する記憶装置
の開発に成功している。

（ハ）　発明が解決しようとなす、問題点しかるに上述
の記憶装置では、データ集合内である瞬間に読み出し、
た要素のアドレスと次に読み出きれるべき要素のアトｔ
・スの差は、初期状態、あるいは実行停止中にロードパ
ケットにより設定するしかなかったため、処理実行時に
同一のデー夕集合の要素を任意の要素間隔をおいて読み
出すことはできなかった。それゆえに、この発明の主た
る目的は、データ集合内の任意の要素を連続して読み出
すことができる記憶装置を提供することである。

（ニ）問題点を解決するための手段 本発明のデータ記憶装置は第５図及び第６図に示す如く
、データパケットに含まれる第３図及び第４図（ａ）に
示す如き処理部ぶコード（５）により、処理の判定、及
び制御を行う判定制御回路を設けることにより、データ
集合の二つの要素が格納されているアドレスの差である
差分が格納され−Ｃいる差分メモリ（ｄｉ　ｍ）の内容
を、集合名と差分の更新を示す処理指示コード（５）を
含む差分更新データパケットの到着に応じて動的に更新
することを可能にすることにより、データ集合内の任意
の要素を連続して読み出すことができるデータ記憶装置
である。

（ホ）作用 本発明のデータ記憶装置によれば（第５図参照）差分の
更新を行うための差分更新データバケ・ントは、第４図
（ａ）に示す如く、差分の更新を示す処理指示コード（
５）、所望のデータ集合の集合名（２６）、及び該集合
の新しい差分値を保持している。

差分更新データパケットが到着すると、判定制御回路（
ｊｃ）により処理指示コード（５）が識別され、以下の
差分の更新の処理が選択される。まず、集合名がポイン
タアドレスメモリ（ｐａｍ＞内の例えばカウンタにロー
ドされ、あるいは第６図の発明の場合の集合名更新手段
（ｆｎｃ）のカウンタにロードきれ、これをアドレスと
してポインタアドレスメモリ（ｐａｍ）を読み出す、読
み出されたポインタアドレスはレジスタ（ｒ）にラッチ
される。制御処理部はこれをアドレスとして、差分メモ
リ（ｄｉｍ）に新しい差分値を書き込む。

データ要素の読み出しを行うための読み出しデータパケ
ットは、データ要素の読み出しを示す処理指示コード（
５）、及び所望のデータ集合の集合名（２６）を保持し
ている。読み出しデータパケットが到着すると、判定制
御回路により処理指示コード（５）が識別され、以下の
データ要素の読みだしの処理が選択される。まず、集合
名（２６）がポインタアドレスメモリ（ｐａｍ）内の例
えばカウンタにあるいは集合名更新手段（ｆｎｃ）のカ
ウンタにロードきれる０次に、このカウンタの出力をア
ドレスとして、ポインタアドレスが格納されているメモ
リ（ｐａｍ）を読み出す、１！み出されたポインタアド
レスは、レジスタ（ｒ）にラッチされる。このレジスタ
（ｒ）の内存をアドレスとしてポインタメモリ（ｐｍ）
、及び差分メモリ（ｄ　ｉ　ｍ）を読み出す。読み出さ
れたポインタはアドレスレジスタ（ａｒ）にラップされ
る。これをアドレスとしてデータメモリ（ｄｍ）をアク
セスする。ポインタ及び差分はポインタ更新手段（ｐｃ
）によって加算され、この値がポインタメモリに書き込
まれる。ポインタアドレスメモリ（ｐａｍ）に含まれた
あるいはこれと並設キれたメモリ内の継続識別子が継続
を指示しておれば、カウンタをインクリメントして同様
の動作を行う、これをＪ１続識別子が継続を指示しなく
なるまで繰り返す、さらに、同−集合名を含む複数の読
み出しパケットが連続して到着すると上記の動作が連続
して行われる。

（へ）　実施例 第２図に本発明のデータ記憶装置を用いたシステム例と
してデータフロー計算機システムの概要を示す、同図の
システムは、システム内部でデータの基本単位であるデ
ータパケット（本来のデータの他に制御情報を組合せた
）を転送するリング状転送路であるリングネットワーク
（ＲＮ）に、データパケットの入出力を制御するネット
ワークインターフェイス（Ｎ　［）（Ｎ　Ｉ　）（Ｎ　
Ｉ　）を介して、データ記憶装置（ＤＭ）、データフロ
ー計算装置（ＤＦＣ）、ホストインターフェイス（ＨＩ
　）が結合されて、このホストインターフェイス（ＨＩ
）にはさらにホスト計算ｌ１ｌ（ＨＣ）がつながってい
る。

斯るシステムのデータ記憶装置にはデータフロー計算装
置（Ｄ　Ｆ　Ｃ）が書き込み命令や読み出し命令を含む
データ駆動型（データフロー型）のプログラムを実行す
る際に使用するデータ（例えば画像データ等の配列デー
タ）が記憶されており、デ−タフロー計算装置（ＤＦＣ
）がデータ駆動型のプログラムを実行する過程において
、データパケットの制御情報に従って、書き込み命令や
読み出し命令の実行処理をデータ記憶装置が受は持つ仕
組みになっている。

第１図に本発明のデータ記憶装置の構成を示す、同図の
装置に於いては、（１）は大力キュー、（２）は大力パ
ケットの１１目（ヘッダ）を保持するレジスタ、（３）
は入力パケットの２語目（データ）を保持するレジスタ
、（４）は環境番号、（５）は処理指示コード、（６）
は入力パケットが保持していたデータ、（７）は判定・
制御回路、（８）は制御信号、（９）はポインタアドレ
ス、メモリ、（１０）は環境番号とポイタアドレスを保
持するレジスタ、（１１）は差分メモリ、（１２）はポ
インタメモリ、（１３）は差分レジスタ、（１４）はポ
インタ更新手段（加算器）、（ｈ１５）は差分値、（１
６）はポインタレジスタ、（１７）はポインタ値、（１
８）はデータメモリ、（１９）は出力パケットのデータ
レジスタ、（２０）はリターンコードメモリ、（２１）
は出力パケットのヘッダレジスタ、（２２）はリターン
コード、（２３〉は未変更情報、（２４）は出力キュー
、　（２５）はロード（ダンプ）アドレス、（２６）は
集合名、（２７）は集合名変更手段を示している。

次に本発明装置の処理動作を入力パケット毎に詳述する
。尚、入力パケットの構成は第３図、第４図（ａ）の如
き２語構成のデータパケットとなり、その処理は制御情
報（処理指示コード、モジュール番号等）の一つである
処理指示コード（５）によって決定される。

■　第３図のデータパケットであって、ポインタアドレ
スメモリ及びリターンコードメモリのロードを示す処理
指示コード（５）が５ビツトで例えば［Ｓ＋　、Ｓｓ、
Ｓｓ　、　Ｓ４．　Ｓｓココ−０，１，０，０゜０］と
なるロードパケットが入力端に到着すると、入力キュ−
（１）庖経て１語目がパケットの１語目くヘッダ）を保
持するレジスタ（２）（以下第２レジスタと記す）１こ
、２語目がパケットの２語目（データ）を保持するレジ
スタ（３）（以下第２レジスタと記す）に夫々ラッチさ
れる。第ルジスタ（２）にラッチされた内容のうち、処
理指示コード（５）が判定・制御回路（７）により判定
され、以下のポインタアドレスメモリ及びリターンコー
ドメモリのロード動作を制御する制御信号（８）が出力
される。第ルジスタ（２）にラッチされた内容のうち、
ロード（ダ〉・ブ）アドレス（２５）をアドレスとして
入力パケットが保持していたデータ（６）をポインタア
ドレスメモリ（９）およびリターンコードメモリ（２０
）に書き込む、出力パケットはない。

■　差分メモリ（１１）のロードを示す処理指示コード
（５）例えば［０、１、１、０、０コであるロードパケ
ットが到着すると、入力キュー（１）を経てＩＷ１目が
第ルジスタ（２）に、２語目が第２レジスタ（３）に夫
々ラップされる。この第ルジスタ（２）にラッチされた
内容のうち、処理指示コード（５）が判定・制御回路（
７）により判定され、差分メモリ（１１）のロード動作
を制御する制御信号（８）が出力される。第ルジスタ（
２）にラッチきれた内容のうち、ロード（ダンプ）アド
レス（２５）をアドレスとして入力パケットが保持して
いたデータ〈６）を差分メモリ（１１）に書き込む、出
力パケットはない。

■　ポインタメモリ（１２）のロードを示す処理指示コ
ード（５）が例えば［０、１、０、１、Ｏコであるロー
ドパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
に夫々ラッチされる。第ルジスタ（２）にラッチされた
内容のうち、処理指示コード（５）が判定・制御回路（
７）に依って判定され、ポインタメモリ（１２）のロー
ド動作を制御する制御信号（８）が出力される。また第
ルジスタ（２）にラッチされた内容のうち、ロード（ダ
ンプ）アドレス（２５〉をアドレスとして入力パケット
が保持していたデータ（６）をポインタメモリ（１２）
に書き込む、出力パケットはない。

■　データメモリ（１８）のロードを示す処理指示子コ
ード（５）が例えば［０、１、０、０、１コであるロー
ドパケットが到着すると、入力キュー〈１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
に夫々ラッチされる。第ルジスタ（２）にラッチされた
内容のうち、処理指示コード（５）が判定・制御回路（
７）により判定され、以下のデータメモリのロード動作
を制御する制御信号（８）が出力される。第ルジスタ（
２）にラッチされた内容のうち、ロード（ダンプ）アド
レス（２５）をアドレスとしてλカパケットが保持して
いたデータ（６）をデータメモリ（１８〉に書き込む、
出力パケットはない。

■　第４　図（ａ　）の如きデータパケットであって、
ポインタの設定を示を処理指示コード（５）が例えば［
ｓＩ、ｓａ、ｓｓ、ｓａ、５ｓｌ−［ｔ　、　ｘ　、　
ｏ　、　１゜０コとなるオペランドパケットが到着する
と、入力キュー（１）を経て１語目が第ルジスタ（２）
に、２語目が第２レノスタ（３）に夫々ラッチされる。

第ルジスタ（２）にラッチされた内容のうち、処理指示
コード（５）が判定・制御回路（７）により判定され、
以下のポインタの設定を制御する制御信号（８）が出力
きれる。第ルジスタ（２）にラッチされた内容のうち、
集合名が集合名工新手段（２７）にロードされ、これを
アドレスとしてポインタアドレスメモリ（９）を読み出
す、該ポインタアドレスメモリ（９）のこの出力、及び
第ルジスタく２）の内容のうち、環境番号（４）が環境
番号・ポインタアドレス保持レジスタ（１０）にラッチ
される。この環境番号・ポインタアドレス保持レジスタ
（１０）の内容をアドレスとしてλカパケットが保持し
ていたデータ（６）をポインタメモリ（１２）に書き込
む。

一方、集合名更看手段（２７）の内容をアドレスとして
リターンコードメモリ（２０）を読み出し、リターンコ
ード（２２）、及び未変更情報（２３）がヘッダレジス
タ（２１）にラッチされる。ヘッダレジスタ（２１）の
内容を１語目となす、アクノリッジパケツｊ・が第４図
〈ｂ）に示す如き構成で出力キュー（２４）を経て出力
される。

■　差分の設定を示す処理指示コード（５）が例えｉｆ
［１，Ｘ、１，０，０コであるオペランドパケットが到
着すると、入力キュー（１）を経て１語目が第ルジスタ
（２）に、２語目が第２レジスタ（３）にそれぞれラッ
チされる。第ルジスタ（２）にラッチきれた内容のうち
、処理指示コード（５）が判定・制御回路（７）により
判定され、以下の差分の設定を制御する制御信号（８）
が出力される。

第ルジスタ（２）にラッチされた内容のうち、集合名が
集合名工新手段（２７）にロードされこれをアドレスと
してポインタアドレスメモリ（９）を読み出す。ポイン
タアドレスメモリ（９）のこの出力、及び第ルジスタ（
２）の内容のうち、環境番号（４）が環境番号・ポイン
タアドレス保持レジスタ（１０）にランチされる。この
環境番号・ポインタアドレス保持レジスタ（１０）の内
容をアドレスとして大カバケ・／トが保持していたデー
タ（６）を差分メモリ（１１）に書き込む。

一方、集合名工新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンコード（
２２）、及び未変更情報（２３）がヘッダレジスタ（２
１）にラッチされる。ヘッダレジスタ（２１）の内容を
１語目となす、アクノリッジパケットが出力キュー　（
２４）を経て出力される。

■　アクノリメジパケットを出力する書き込みを示す処
理指示コード（５）が例えば［１，Ｘ、１゜１．０］で
あるオペランドパケットが到着する□と、入力キュー（
１）を経てｔｇ目が第ルジスタ（２）に２語目が第２レ
ジスタ（３）にそれぞれラッチされる。第ルジスタ（２
）にラッチされた内容のうち、処理指示コード（５）が
判定・制御回路（７）により判定され、以下のアクノリ
ッジパケットを出力する書き込みを制御する制Ｗ信号（
８）が出力される。第ルジスタ（２）にラッチきれた内
容のうち、集合名が集合名工新手段（ｉ７）にロードさ
れ、これをアドレスとしてポインタアドレスメモリ（９
）を読み出す、ポインタアドレスメモリ（９）のこの出
力、及び第ルジスタ（２）の内容のうち、環境番号（４
）が環境番号・ポインタアドレス保持レジスタ（１０）
にラッテされる。この環境番号・ポインタアドレス保持
レジスタ（１０）の内容をアドレスとしてポインタメモ
リ（１２）、及び差分メモリ（１１）を読み出す、差分
メモリ（１１）の出力は差分レジスタ（１３）に、ポイ
ンタメモリ（１２）の出力はポインタレジスタ（１６）
に夫々ラッチきれ、ポインタレジスタ（１６）の内容＜
１７）をアドレスとして入力パケットが保持していたデ
ータ（６）をデータメモリ（１８）に書き込む、差分レ
ジスタ（１３）及びポインタレジスタ（１６）の内容は
加算器から構成きれたポインタ更新手段（１４）によっ
工加算移れ、ポインタメモリ（１２）の読み出したアド
レスに書き込む、一方、集合名菓新手段（２７）をアド
レスとしてリターンコードメモリ（２０ンを読みだし、
リターンコード（２２）、及び未変更情報（２３）がヘ
ッダレジスタ（２１）にラッテされる。ヘッダレジスタ
（２１）の内容を１語口となす、アクノリッジバケット
が出力キュー（２４）を経て出力される。

■　アクノリッジパケットを出力しない書き込みを示す
処理指示コード（５〉が例えば［１，Ｘ。

１　、１　、１］であるオペランドパケットが到着する
と、入力キュー（１）を経て１語目が第ルジスタ（２）
に、２語目が第２レジスタ（３）に夫々ラッチされる。

第ルジスタ（２）にラッチされた内容のうち、処理指示
コード（５）が判定・制御回路（７）により判定され、
以下のアクノリッジパケットを出力しない書き込みを制
御する制御信号（８）が出力される。第ルジスタ（２）
にラッチされた内容のうち、集合名が集合名菓新手段（
２７）にロードされ、これをアトＩ・スとしてポインタ
アドレスメモリ（９）を読み出す、ポインタアドレスメ
モリ（９）のこの出力、及び第ルジスタ（２）の内容の
うち、環境番号（４）が環境番号・ポインタアドレス保
持レジスタ（１０）にランチされる。そして環境番号・
ポインタアドレス保持レシプスタ（１０）の内容をアド
レスとしてポインタメモリ（１２）、及び差分メモリ（
１１）を読み出す、差分メモリ（１１）の出力は差分レ
ジスタ（１３）に、ポインタメモリ（１２）の出力はポ
インタレジスタ（１６）に夫々ラッチされ、ポインタレ
ジスタ（１６）の内容（１７）をアドレスとして入力パ
ケ・／トが保持していたデータ（６〉をデータメモリ（
１８）に８き込む。出力バケ／トはない。

■　読み出しを示す処理指示コード（５）が例えば［１
，Ｘ、０，１．１］であるオペランドパケットが到着す
ると、入力キュー（１）を経て１語目が第ルジスタ（２
）に、２語目が第２レジスタ（３）に夫々ラップされる
。第ルジスタ（２）にラッチされた内容のうち、処理指
示コード（５）が判定・制御回路（７）により判定きれ
、以下の読み出しを制御する制御信号（８）が出力され
る。第ルジスタ（２）に２ツチされた内容のうち、集合
名が集合名菓新手段り２７〉にロードされ、これをアド
レスとしてポインタアドレスメモリ（９）を読み出す、
ポインタアドレスメモリ（９）のこの出力、及び第ルジ
スタ（２）の内容のうち環境番号（４）が環境番号・ポ
インタアドレス保持レジスタ（１０）にラッチされる。

この環境番号・ポインタアドレス保持レジスタ（１０）
の内容をアドレスとしてポインタメモリ（１２）、及び
差分メモリ（１１）を読み出す、ポインタメモリ（１２
）の出力はポインタレジスタ（１６）に、差分メモリ（
１１）の出力は差分レジスタ（１３）に夫々ラッチされ
、ポインタレジスタ（１６）の内容（１７）をアドレス
としてデータメモリ（１８）を読み出しその内容はデー
タレジスタ（１９）にラッチされる。差分レジスタ（１
３）及びポインタレジスタ（１６）の内容はポインタ更
新手段（１４）によって加算され、ポインタメモリ（１
２）の読み出したアドレスに書き込む。

一方、集合名菓新手段（２７）をアドレスとしてリター
ンコードメモリ（２０〉を読み出し、リターンコード（
２２）、及び未変更情報（２３）がヘッダレジスタ（２
１）にラッチされ、ヘッダレジスタ〈２１）の内容を１
語目とし、データレジスタフ１９）の内容を２語目とな
す、データパケットが出力キュー（２４）を経て出力き
れる。

今、ポインタアドレスメモリ（９）あるいはリターンコ
ードメモリ（２０＞に含まれるか又は独立して設けられ
るデータの１ビツトのフラグからなる継続識別子が例え
ば“１”で継続を指示しておれば、集合名菓新手段（２
７）は内容をインクリメントし、入力キュー（１）の出
力を停止させ、第ルジスタ（２）にはその内容を保持さ
せる。この更新された集合名菓新手段（２７）の内容を
アドレスとしてポインタアドレスメモリ（９）を読み出
す、ポインタアドレスメモリ（９）のこの出力、及び第
ルジスタ（２）の内容のうち、環境番号（４）が環境番
号・ポインタアドレス保持レジスタ（１０）にラッチさ
れる、この環境番号・ポインタアドレス保持レジスフ（
１０）の内容をアドレスとしてポインタメモリ（１２）
、及び差分メモリ（１１）を読み出す、ポインタメモリ
（１２〉の出力はポインタレジスタ（１６〉に、差分メ
モリ〈１１）の出力は差分レジスタ（１３）に夫々う・
７チされ、ポインタレジスタ＜１６）の内容（１７）を
アドレスとしてデータメモリ〈１８）を読み出し、その
内容はデータレジスタ（１９）にラッチきれる。差分レ
ジスタ（１３）及びポインタレジスタ（１６）の内容は
ポインタ更新手段（１４）によって加算され、ポインタ
メモリ（１２）の読み出したアドレスに書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンコード（
２２）、及び第ルジスタ（２〉の内容のうち、リターン
コードを除く情報がヘッダレジスタ（２１）にラッチさ
れる。ヘッダレジスタ（２１）の内容を１語目とし、デ
ータレジスタ（１９）の内容を２語目となす、データパ
ケットが出力キュー（２４）を経て出力される。これを
継続識別子が継続を指示しなくなる（例えば“０”）ま
で繰り返す。

■　第３図のデータパケットであって、ポインタアドレ
スメモリ及びリターンコードメモリのダンプを示す処理
指示コード〈５）が例えばｃｓ、　、　５！。

Ｓ＝　、　Ｓａ　、　Ｓｓココ−０、０、０、０、０コ
となるダンプパケットが到着すると、入力キュー（１）
を経て１語目が第ルジスタく２）に、２２１！目が第２
レジスタ（３）に夫々ラッチされる。第ルジスタ（２）
にう・／チされた内容のうち、処理指示コード（５）が
判定・制御回路（７）により判定され、以下のポインタ
アドレスメモリ及びリターンコードメモリのダンプ動作
を制御する制御信号（８）が出力きれる。

第ルジスタ（２）にラッチされた内容のうち、ロード（
ダンプ）アドレス（２５）をアドレスとしてポインタア
ドレスメモリ（９）、及びリターンコードメモリ（２０
）を読み出す、これらの内容はデータレジスタ（１９）
にラッチされる。このデータレジスタ（１９）の内容を
２語目となす、データパケットが出力キュー（２４）を
経て、ホストインターフェースに向けて出力きれる。

■　ポインタメモリ〈１２）のダンプを示す処理指示コ
ード（５）が例えば［０，０，０，１，０］であるダン
プパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
にそれぞれラップされる。第ルジスタ（２）にラッチさ
れた内容のうち、処理指示コード（５）が判定・制御回
路（７）により判定され、以下のポインタメモリのダン
プ動作を制御する制御信号（８）が出力される。第ルジ
スタ（２）にラッチされた内容のうちロード（ダンプ）
アドレス（２５）をアドレスとしてポインタメモリ（１
２）を読み出す、この内容はデータレジスタ（１９）に
ラッチされる。このデータレジスタ（１９）の内容を２
語目となす、データパケットが出力キュー（２４）を経
て、ホストインターフェースに向けて出力される。

Ｑ　差分メモリ（１１）のダンプを示す処理指示コード
（５）が例えば［０、０、１、０、Ｏコであるダンプパ
ケットが到着すると、入力キュー（１）を経て１語目が
第ルジスタ（２）に、２語目が第２レジスタ（３）に夫
々ラッチされる。第ルジスタ（２）にラッチきれた内容
のうち、処理指示コード（５）が判定・制御回路（７）
により判定され、以下の差分メモリのダンプ動作を制御
する制御信号（８）が出力される。第ルジスタ（２）に
ラッチきれた内容のうちロード（ダンプ）アドレス（２
５）をアドレスとして差分メモリ（１１）を読み出す、
この内容はデータレジスタ（１９）にラッチされる。こ
のデータレジスタ（１９）の内容を２！１！目となす、
データパケットが出力キュー（２４）を経て、ホストイ
ンターフェースに向けて出力される。

＠　データメモリのダンプを示す処理指示コード（５）
が例えば［０，０，０，０，１］であるダンプパケット
が到着すると、入力キュ−（１）を経て１語目が第ルジ
スタ（２）に、２語目が第２レジスタ〈３〉に夫々ラッ
チされる。第ルジスタ（２）にラッチされた内容のうち
、処理指示コード（５）が判定・制御回路（７）により
判定され、以下のデータメモリのダンプ動作を制御する
制御信号（８）が出力移れる。第ルジスタ（２）にラッ
チされた内容のうちロード〈ダンプ）アドレス（２５）
をアドレスとしてデータメモリ（１８）を読み出す、こ
の内容はデータレジスタ（１９〉にラッチされる。この
データレジスタ（１９）の内容を２語目となす、データ
パケットが出力キュー（２４）を経て、ホストインター
フェースに向けて出力される。

（ト）発明の効果 この発明によれば、差分更新データパケットにより、特
定のデータ集合内の連続して読み出きれるべきアドレス
の差である差分を動的に設定できる。すなわち、あるデ
ータ要素を読み出し、た後に、そのデータ要素が属する
集合内で次に読み出される要素を任意に設定できる。し
たがって、特定のデータ集合の要素を任意の順序で読み
出すことができる０以上のような特徴のため、本発明は
以前出願した記憶装置において、連続して読み出ｔデー
タ集合内の要素を任意の要素間隔、及び順序にすること
ができる。

【図面の簡単な説明】

第１図は本発明データ記憶装置の全体構成を示すブロッ
ク図、第２図は本発明データ記憶装置を用いたシステム
のブロック図、第３図および第４図は本発明において用
いられるデータパケットの形式を示す構成図、第５図は
本発明の概要を示すブロック図、第６図は本発明の概要
を示す他のブロック図である。 （１）・・・入力キュー、（２）・・・第２レジスタ、
（３）・・・第２レジスタ、（７）・・・判定・制御回
路、（９）・・・ポインタアドレスメモリ、（１１）・
・・差分メモリ、（１２）・・・ポインタメモリ、（１
３）・・・差分レジスタ、（１４）・・・ボ、ｆンタ更
新手段、（１６）・・・ポインタレジスタ、（１８）・
・・データメモリ、（１９）・・・データレジスタ、　
（２０）・・・リターンコードメモリ、（２１）・・・
ヘッダレジスタ、（２４）・・・出力キュー。

Claims (5)

【特許請求の範囲】
1. （１）単数あるいは複数のデータ集合が格納されている
   データメモリ、前記データ集合の要素が格納されている
   アドレス情報を格納するポインタメモリ、前記ポインタ
   メモリ内の、前記データ集合の要素が格納されているア
   ドレス情報が格納されているアドレスを格納するポイン
   タアドレスメモリ、同一データ集合内の連続して参照す
   べき２つのデータ要素の前記データメモリ内におけるア
   ドレスの差である差分を格納する差分メモリ、前記ポイ
   ンタメモリの内容および前記差分メモリの内容から新し
   いポインタ値を生成するポインタ更新手段、及びデータ
   パケットに含まれる処理の種類を示す処理指示コードに
   より処理を判定、制御する判定制御回路からなり、前記
   処理指示コードを含むデータパケットの到着に応じて前
   記判定制御回路により、データ要素の読み出し、或いは
   前記差分メモリの内容の更新を判定し、制御する記憶装
   置。
2. （２）差分の更新を示す前記処理指示コード、前記集合
   名、及び前記差分の更新値を表わす差分データを保持し
   た差分更新データパケットの到着に応じて、該データ集
   合の差分メモリの内容を前記差分データに応じて更新し
   、データ要素の読み出しを示す前記処理指示コード、及
   び前記データ集合の同一集合名を保持した複数の読み出
   しデータパケットの到着に応じて、前記ポインタアドレ
   スメモリを前記集合名によって連続的に参照し、前記ポ
   インタ更新手段によってポインタを連続的に更新するこ
   とにより、前記データメモリ内の同一データ集合内の任
   意の複数のデータ要素を連続して読み出すことを特徴と
   なす特許請求の範囲第１項記載のデータ記憶装置。
3. （３）複数のデータ集合が格納されているデータメモリ
   、前記データ集合の要素が格納されているアドレス情報
   を格納するポインタメモリ、前記ポインタメモリ内の、
   前記データ集合の要素が格納されているアドレス情報が
   格納されているアドレスと前記データメモリの参照の継
   続の有無を示す継続識別子とを格納するポインタアドレ
   スメモリ、同一データ集合内の連続して参照すべき２つ
   のデータ要素の前記データメモリ内におけるアドレスの
   差である差分を格納する差分メモリ、前記ポインタメモ
   リの内容および前記差分メモリの内容から新しいポイン
   タ値を生成するポインタ更新手段、前記継続識別子を用
   いて集合名を更新するための集合名更新手段、及びデー
   タパケットに含まれる処理の種類を示す処理指示コード
   により処理を判定、制御する判定制御回路からなり、前
   記処理指示コードを含むパケットの到着に応じて前記判
   定制御回路により、データ要素の読み出し、或いは前記
   差分メモリの内容の更新を判定し、制御する記憶装置。
4. （４）前記差分更新データパケットの到着に応じて、該
   データ集合の差分メモリの内容を前記差分データに応じ
   て更新し、一つの前記読み出しデータパケットの到着に
   応じて前記集合名によりポインタアドレスメモリを参照
   することに応じて、前記データメモリ内の特定のデータ
   要素を読み出すとともに、前記ポインタ更新手段により
   ポインタを更新し、さらに前記集合名更新手段を用いて
   前記継続識別子に応じて集合名を更新し、更新された集
   合名により再び前記ポインタアドレスメモリを参照する
   動作を繰り返すこと、及び該集合名と同一の集合名を含
   む読みだしデータパケットを連続的に与えることに応じ
   て、前記複数のデータ集合各々の任意の複数のデータ要
   素を連続的に読み出すことを特徴となす特許請求の範囲
   第３項記載のデータ記憶装置。
5. （５）前記ポインタアドレスメモリの参照動作、及びデ
   ータメモリの参照動作、及び前記ポインタメモリの参照
   動作及び前記差分メモリの参照動作とポインタの更新が
   並行して行われることを特徴となす、特許請求の範囲第
   ４項記載のデータ記憶装置。