JPS63279339A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、計算機システムなどに使用１゛るデータ記
憶装置に関するものであり、特に配列データなどのデー
タ集合を効率的に記憶、参照するための記憶装置に関す
るものである。さらに言えば、データ駆動形（データフ
ロー形）の計算機システムに使用できる、高機能なデー
タ記憶装置に関するものである。

（ロ）　従来の技術 −・・般的に、計算機システムは、データ処理装置、デ
ータ記憶装置などから構成され、データ処理装置がデー
タ記憶装置からデータを読み出し、何らかの加工を行っ
てデータ記憶装置にデータを書き込むというサイクルを
繰り返すことにより、処理を進めていくものである。

例えば、データ駆動形（データフロー形）計算機システ
ムにおいても、データ処理装置とデータ記憶装置を接続
したシステムが提案され、かつ実現されている（この−
例が、昭和５９年４月９日付で、発行された日経エレク
トロニクスの第２０５頁から第２０９頁に開示されてい
る）、そしてこのようなシステムのデータ記憶装置にお
いて、多量のデータを連続的に読み出す際には、データ
を１つ読み出すごとに処理装置から記憶装置にアドレス
を与えなければならなかった。また、配列データのよう
なデータ集合の特定の一要素を参照する際には、所望の
要素が格納されているアドレスを、処理装置が計算して
生成してやらねばならなかった。

これに対し、本件出願人は、データ集合の集合名を与え
ればデータ集合の要素が格納されているアドレスを生成
する記憶装置、及び一つの集合名を与えるだけで複数の
データ集合にまたがる複数の要素を連続的に読み出すこ
とができる記憶装置、及びデータ集合内で次に読み出さ
れるべき要素のアドレスを自動的に設定する記憶装置の
開発に成功している。

また、例えばデータ駆動形の計算機システムのように、
処理対象となるデータに制御情報を付加したデータパケ
ットを処理の単位とするシステムにおいては、この制御
情報が更新きれることにより、データパケットの行き先
やデータ処理の種類などが決定きれる。従って、データ
処理装置とデータ記憶装置の間のデータのやりとりも、
データパケットによって行われる事となり、例えば、上
記刊行物記載のデータ駆動形の計算機システムにおいて
は、制御情報が更新されながら、データ処理装置とデー
タ記憶装置の間でデータ／＜ケ・ｙトのやりとりが行わ
れることにより、プログラムが実行される。

（ハ）　発明が解決しようとする問題点しかるに上述の
システムにおいて、データ記憶装置からデータを読み出
すためには、データ記憶装置の実アドレス、データパケ
ットの行き先がデータ記憶装置であることを示す制御情
報、及び処理の種類が１読み出し」であることを示す制
御情報、さらには、データ記憶装置からデータを読み出
した後に更新される新しい制御情報をも、あらかじめデ
ータ処理装置において生成し、これらを組にしたデータ
パケットを出力せねばならなかった。しかも、このよう
なデータパケットひとつに対して、ひとつのデータしか
読み出せないために、複数のデータを連続して読み出し
たい時には、そのようなデータパケットをデータ処理装
置が複数個生成し工出力する必要があった。

それゆえに、本発明の目的は、実アドレスの生成、及び
読み出しの後の新しい制御情報の生成をデータ記憶装置
において行うことができ、さらには、データ処理装置か
らひとつのデータパケットを受１つ取るだけで、複数の
データが読み出せ、しかもそのそれぞれのデータに対し
て、任意の、それぞれ異なった制御情報を生成し、読み
出したデータにそれぞれ異なる新しい制御情報を付加し
た複数のデータパケットを出力できるデータ記憶装置を
提供することである。

（ニ）問題点を解決するための手段 本発明のデータ記憶装置は、データ処理装置とこのデー
タ記憶装置との間で、データを、ひとつひとつ個別に扱
うのではなく、複数のデータから成るデータ集合（配列
データ）として扱うことにする為、データ記憶装置のな
かに、第５図及び第６図に示す如く、データ集合を単数
、あるいは複数記憶するデータメモリ（ｄｍ）と、各集
合のデータ要素の実アドレスを記憶するポインタメモリ
（ｐｍ）、及び特に第６図の場合には各集合内で、デー
タが連続して読み出される時の各データ要素間の実アド
レスの差分を記憶する差分メモリ（ｄｉｍ）、さらにポ
インタメモリ（ｐｍ）へのポインタあるいは第６図の場
合のポインタメモリ（ｐｍ）と差分メモリ（ｄｉｍ）へ
のポインタを記憶するポインタアドレスメモリ（ｐａｆ
ｆｌ）、及び出力データに付加する制御情報を記憶する
リターンコードメモリ（ｒａｍ）、さらには、自動的に
参照アドレスを変更しながらポインタアドレスメモリ（
ｐａｍ）とリターンコードメモリ（ｒｃ＋ｎ）を連続的
に参照する集合名工新手段（ｆｎｃ）、及び、ポインタ
メモリ（ｐｎ＋）、差分メモリ（ｄｉｍ）それぞれの内
容からデータ要素の新しい実アドレスを生成するポイン
タ更新手段（ｐｃ）を設ける。

（ホ）作用 本発明のデータ記憶装置によれば、あらかじめいくつか
のデータを集合として集合名をつけ、各種メモリに所定
の値をロードしておく、データ処理装置がこのデータ記
憶装置からデータを読み出したい時には、この集合名を
付加したデータパケットをデータ記憶装置へ向けて出力
する。このデータパラ・ットがデータ記憶装置に入力さ
れ、ポインタアドレスメモリ（ｐａｎ）が、集合名によ
り参照されると、各、−モリ間のポインタの連鎖により
、データ要素の実アドレスが生成され、データ要素が一
つ読み出されるとともに、ポインタ更新手段（ｐｃ）に
より同−集合内の次に読み出すべきデータ要素の実アド
レスが生成されて、ポインタメモリに書き込まれる。さ
らに、集合名を自動的に更新しながら、この動作を所定
の回数繰り返すと、一つのデータパケットの到着に応じ
て、複数の異なるデータ集合それぞれの特定のデータ要
素が連続して読み出される。また、ポインタアドレスメ
モリ（ｐａｍ）の参照とともに、リターンコードメモリ
（ｒｏｍ）も読み出きれて、連続して読み出されたデー
タ要素それぞれに、対応した制御情報が付加されて、そ
れぞれ別々の制御情報を保持した複数のデータパケット
が、連続的に出力される。

（へ）　実施例 第２図に本発明のデータ記憶装置を用いたシステム例と
してデータフロー計算機システムの概要を示す、同図の
システムは、システム内部でデータの基本単位であるデ
ータパケット（本来のデータの他に制御情報を組合せた
）を転送するリング状転送銘であるリングネットワーク
（ＲＮ）に、データパケットの入出力を制御するネット
ワークインターフェイス（Ｎ　１　）（Ｎ　Ｉ　）（Ｎ
　Ｉ　）を介して、データ記憶装置（ＤＭ）、データフ
ロー計算装置（ＤＦＣ＞、ホストインターフェイス（Ｈ
Ｉ　）が結合されて、この氷ストインターフェイス（Ｈ
Ｉ　）にはさらにホスト計算機（Ｈ’Ｃ）がつながって
いる。

断るシステムのデータ記憶装置にはデータフロー計算袋
！（Ｄ　Ｆ　Ｃ）が書き込み命令や読み出し命令を含む
データ駆動型（データフロー型）のプログラムを実行す
る際に使用するデータ（例えば画像データ等の配列デー
タ）が記憶されており、データフロー計算装置（ＤＦＣ
）がデータ駆動型のプログラムを実行する過程において
、データパケットの制御情報に従って、書き込み命令や
読み出し命令の実行処理をデータ記憶装置が受は持つ仕
組みになっている。

第１図に本発明のデータ記憶装置の構成を示す、同図の
装置に於いては、（１）は入力キュー、（２）は入力パ
ケットのＩＲ目（ヘッダ）を保持するレジスタ、（３）
は入力パケットの２語目（データ）を保持するレジスタ
、（４）は環境番号、（５）は処理指示コード、（６）
は入力パケットが保持していたデータ、（７）は判定・
制御回路、（８）は制御信号、（９）はポインタアドレ
スメモリ、（１０）は環境番号とポイタアドレスを保持
するレジスタ、（１１）は差分メモリ、　（Ｉｇ）はポ
インタメモリ、（１３）は差分レジスタ、（１４）はポ
インタ更新手段（加算器）、（１５）は差分値、（１６
）はポインタレジスター、（１７）はポインタ値、（１
ｇ）はデータメモリ、（１９）は出力パケットのデータ
レジスタ、（２０）はリターンコードメモリ、（２１）
は出力パケットのヘッダレジスタ、（２２）はリターン
コード、（２３）は未変更情報、（２４）は出力キュー
、（２５）はロード（ダンプ）アドレス、（２６）は集
合基、（２７）は集合名変更手段を示している。

次に本発明装置の処理動作を入力パケット毎に詳述する
。尚、入力パケットの構成は第３図、第４図（ａ）の如
き２語構成のデータパケットとなり、その処理は制御情
報（処理指示コード、モジュール番号等）の一つである
処理指示フτド（５）によって決定される。

■　第３図のデータパケットであって、ポインタアドレ
スメモリ及びリターンコードメモリのロードを示す処理
指示コード（５〉が５ビツトで例えば［Ｓ＋、Ｓ８．Ｓ
ｓ、Ｓａ、５ｓｌ−［０、１、０、０。

０］となるロードパケットが入力端に到着すると、入力
キュー（１）を経て１語目がパケットの１語目（ヘッダ
）を保持するレジスタ（２）（以下第２レジスタ七記す
）に、２語目がパケットの２語口（データ）を保持する
レジスタ（３）（以下第２レジスタと記す）に夫々ラッ
チきれる。第ルジスタ（２）にランチきれた内容のうち
、処理指示フードく５）が判定・制御回路（７）により
判定され、以下のポインタアドレスメモリ及びリターン
コードメモリのロード動作を制御する制御信号（８）が
出力される。第ルジスタ（２）にラッチされた内容のう
ち、ロード（ダンプ）アドレス（２５）をアドレスとし
て入カバケントが保持していたデータ（６）をポインタ
アドレスメモリ（９）およびリターンコードメモリ（２
０）に書き込む、出力パケットはない。

■　差分メモリ（１１）のロードを示す処理指示コード
（５）例えば［０，１，１，０，０］であるロードパケ
ットが到着すると、入カキ・ニー（１）を経て１語目が
第ルジスタ（２）に、２１Ｉ！目が第２レジスタ（３）
に夫々ラッチされる。この第ルジスタ（２）にラッテさ
れた内容のうち、処理指示コード（５）が判定・制御回
路（７）により判定され、差分メモリ（１１）のロード
動作を制御する制御信号（８）が出力される。第ルジス
タ（２）にラッチされた内容のうち、ロード（ダンプ）
アドレス（２５）をアドレスとして入力パケットが保持
していたデータ（６）を差分メモリ（１１）に書き込む
、出力パケットはない。

■　ポインタメモリ（１２）のロードを示す外層指示フ
ード（５）が例えば［０，１，０，１，０］であるロー
ドパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２Ｍ目が第２レジスタ（３）
に夫々ラッチされる。第ルジスタ（２）にラッチされた
内容のうち、処理指示フード（５）が判定・制御回路（
７）に依って判定きれ、ポインタメモリ（１２）のロー
ド動作を制御する制御信号（８）が出力される。また第
ルジスタ（２）にラッチきれた内容のうち、ロード（ダ
ンプ）アドレス（２５）をアドレスとして入力パケット
が保持していたデータ〈６）をポインタメモリ（１２）
に書き込む、出力パケットはない。

■　データメモリ（１８）のロードを示す処理指示示コ
ード〈５）が例えば［０，１，０，０，１］であるロー
ドパケットが到着すると、入力キュ−（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
に夫々ラッチされる。第ルジスタ（２）にラッチされた
内容のうち、処理指示コード（５）が判定・制御回路（
７）により判定され、以下のデータメモリのロード動作
を制御する制ｇＩＪ侶号（８）が出力される。第ルジス
タ〈２）にラッチされた内容のうち、ロード（ダンプ）
アドレス（２５）をアドレスとして入力パケットが保持
していたデータ（６）をデータメモリ（１８）に書き込
む、出力パケットはない。

■　第４図（ａ）の如きデータパケットであって、ポイ
ンタの設定を示す処理指示コード（５）が例えば［Ｓ＋
　、　Ｓｓ　、　Ｓｓ　、　Ｓ−、Ｓｓココ−１，Ｘ、
０，１゜０コとなるオペランドパケットが到着すると、
入力キュ−（１）を経て１語目が第ルジスタ（２）に、
２語目が第２レジスタ（３）に夫々ラッチされる。第ル
ジスタ〈２）にラッチされた内容のうち、処理指示コー
ド（５）が判定・制御回路く７）により判定され、以下
のポインタの設定を制御する制御信号（８）が出力きれ
る。第ルジスタ（２）にラッチきれた内容のうち、集合
名が集合名更新手段（２７）にロードきれ、これをアド
レスとしてポインタアドレスメモリ（９）を読み出す、
該ポインタアドレスメモリ（９）のこの出力、及び第ル
ジスタ（２）の内容のうち、環ｆｆ１番号（４）が環境
番号・ポインタアドレス保持レジスタ（１０）にラッチ
される。この環境番号・ポインタアドレス保持レジスタ
（１０）の内容をアドレスとして入力パケットが保持し
ていたデータ（６）をポインタメモリ（１２）に書き込
む。

一方、集合名更新手段（２７）の内容をアドレスとして
リターンコードメモリ（２０）を読み出し、リターンコ
ード（２２）、及び未変更情報（２３）がヘッダレジス
タ（２１）にラッチされる。ヘッダレジスタ〈２１）の
内容を１語目とするアクノリッジパケットが第４図（ｂ
）に示す如き構成で出力キュー（２４）を経て出力され
る。

■　差分の設定を示す処理指示コード（５）が例えば［
１，Ｘ、１，０．０］であるオペランドパケットが到着
すると、入力キュー（１）を経て１語目が第ルジスタ（
２）に、２語目が第２レジスタ（３）にそれぞれラッチ
される。第ルジスタ（２）にラッチされた内容のうち、
処理指示コード（５）が判定・制御回路（７）により判
定きれ、以下の差分の設定を制御する制御信号（８）が
出力される。

第ルジスタ（２）にラッチされた内容のうち、集合名が
集合名更新手段〈２７）にロードされこれをアドレスと
してポインタアドレスメモリ（９）を読み出す、ポイン
タアドレスメモリ（９）のこの出力、及び第ルジスタ（
２）の内容のうち、環境番号（４）が環境番号・ポイン
タアドレス保持レジスタ（１０）にラッチされる。この
環境番号・ポインタアドレス保持レジスタ（１０）の内
容をアドレスとして入力バケνトが保持していたデータ
（６）を差分メモリ（１１）に書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンコード〈
２２）、及び未変更情報（２３）がヘッダレジスタ（２
１）にラッチされる。ヘッダレジスタ（２１）の内容を
１語目とするアクノリッジパケットが出力キュ−、（２
４）を経て出力される。

■　アクノリッジパケットを出力する書き込みを示す処
理指示コード（５）が例えば［１，Ｘ、１゜１．０］で
あるオペランドパケットが到着すると、入力キュー（１
）を経て１語目が第ルジスタ（２）に２語目が第２レジ
スタ（３）にそれぞれラッチされる。第ルジスタ（２）
にラッチされた内容のうち、処理指示コード（５）が判
定・制御回路（７〉により判定きれ、以下のアクノリッ
ジパケットを出力する書き込みを制御する制御信号（８
）が出力される。第ルジスタ（２）にラッチされた内容
のうち、集合名が集合名更新手段（２７）にロードされ
、これをアドレスとしてポインタアドレスメモリ（９）
を読み出す、ポインタアドレスメモリ（９）のこの出力
、及び第ルジスタ（２）の内容のうち、環境番号（４）
が環境番号・ポインタアドレス保持レジスタ（１０）に
ラッチされる。この環境番号・ポインタアドレス保持レ
ジスタ（１０）の内容をアドレスとしてポインタメモリ
（１２）、及び差分メモリ（１１）を読み出す、差分メ
モリ（１１）の出力は差分ルジスタ（１３）に、ポイン
タメモリ（１２）の出力はポインタレジスタ（１６）に
夫々ラッテされ、ポインタレジスタ（１６）の内容（１
７）をアドレスとして入力パケットが保持していたデー
タ（６）をデータメモリ（１８）に書き込む、差分レジ
スタ（１３）及びポインタレジスタ（１６）の内容は加
算器から構成されたポインタ更新手段（１４）によって
加算され、ポインタメモリ（１２）の読み出したアドレ
スに書き込む、一方、集合名更新手段（２７）をアドレ
スとしてリターンコードメモリ（２０）を読みだし、リ
ターンコード（２２）、及び未変更情報（２３）がヘッ
ダレジスタ（２１）にラッチされる。ヘッダレジスタ（
２１）の内容を１語目とするアクノリッジパケットが出
力キュー（２４）を経て出力される。

■　アクノリッジパケットを出力しない書き込みを示す
処理指示フード（５）が例えば［１、Ｘ　。

１．１，１コであるオペランドパケットが到着すると、
入力キュ−（１）を経て１１Ｉｌ目が第ルジスタ（２）
に、２語目が第２レジスタ（３）に夫々ラッチきれる。

第ルジスタ（２）にラッチきれた内容のうち、処理指示
コード（５）が判定・制御回路（７）により判定され、
以下のアク、ノリッジパケットを出力しない書き込みを
制御する制御信号（８）が出力される。第ルジスタ（２
）にラッチされた内容のうち、集合名が集合名更新手段
（２７）にロードされ、これをアドレスとしてポインタ
アドレスメモリ（９）を読み出す、ポインタアドレスメ
モリ（９）のこの出力、及び第ルジスタ（２）の内容の
うち、環境番号（４）が環境番号・ポインタアドレス保
持レジスタ（１０）にラッチされる。そして環境番号・
ポインタアドレス保持レジスタ（１０）の内容をアドレ
スとしてポインタメモリ（１２）、及び差分メモリ（１
１）を読み出す、差分メモリ（１１）の出力は追分レジ
スタ（１３）に、ポインタメモリ（１２）の出力はポイ
ンタレジスタ（１６）に夫々ラッチされ、ポインタレジ
スタ（１６）の内容（１７）をアドレスとして入力パケ
ットが保持しそいたデータ（６）をデータメモリ（１Ｂ
）に書き込む、出力パケットはない。

■　読み出しを示す処理指示フード（５）が例えば［１
，Ｘ、０，１．１］であるオペランドパケットが到着す
ると、入力キュー（１）を経て１語目が第ルジスタ（２
）に、２ｉ！目が第２レジスタ（３）に夫々２ツテぎれ
る。第ルジスタ（２）にラッチされた内容のうち、処理
指示コード（５）が判定・制御回路（７）により判定さ
れ、以下の読み出しを制御する制御信号（８）が出力き
れる。第ルジスタ（２）にラッチされた内容のうち、集
合名が集合名更新手段（２７）にロードされ、これをア
ドレスとしてポインタアドレスメモリ（９）を読み出す
、ポインタアドレスメモリ（９）のこの出力、及び第ル
ジスタ（２）の内容のうち環境番号（４）が環境番号・
ポインタアドレス保持レジスタ（１０）にラッチされる
。この環境番号・ポインタアドレス保持レジスタ（１０
）の内容をアドレスとしてポインタメモリ（１２）、及
び差分メモリ（１１）を読み出す、ポインタメモリ（１
２）の出力はポインタレジスタ（１６）に、差分メモリ
（１１）の出力は差分レジスタ（１３）に夫々ラッチき
れ、ポインタレジスタ（１６）の内容（１７）をアドレ
スとしてデータメモリ（１８）を読み出しその内容はデ
ー・タレジスタ（１９）にラッチされる。差分レジスタ
（１３）及びポインタレジスタ〈１６）の内容はポイン
タ更新手段（１４）によって加算され、ポインタメモリ
（１２）の読み出したアドレスに書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンコード（
２２）、及び未変更情報（２３）がヘッダレジスタ（２
１）にラッチされ、ヘッダレジスタ（２１）の内容を１
語目とし、データレジスタ（１９）の内容を２語目とす
るデータパケットが出力キュー（２４）を経て出力され
る。

今、ポインタアドレスメモリ（９）あるいはリターンコ
ードメモリ（２０）に含まれるか又は独立して設けられ
るデータの１ピツトのフラグからなる継続識別子が例え
ば“１”で継続を指示しておれば、集合名更新手段（２
７）は内存をインクリメントし、入力キュー（１）の出
力を停止させ、第ルジスタ（２）にはその内容を保持さ
せる。この更新された集合名更新手段（２７）の内容を
アドレスとしてポインタアドレスメモリ（９）を読み出
す、ポインタアドレスメモリ（９）のこの出力、及び第
ルジスタ（２）の内容のうち、環境番号（４）が環境番
号・ポイングア：２レス保持レジスタ（１０）にラッチ
される。この環境番号・ポインタアドレス保持レジスフ
（１０）の内容をアドレスとしてポインタメモリ（１２
）、及び差分メモリ（１１）を読み出す。ポインタメモ
リ（１２）の出力はポインタレジスタ（１６）に、差分
メモリ（１１）の出力は差分レジスタ（１３）に夫々ラ
ッチされ、ポインタレジスタ（１６）の内容（１７）を
アドレスとしてデータメモリ（１８）を読み出し、その
内容はデータレジスタ（１９）にラッチされる。差分レ
ジスタ（１３）及びポインタレジスタ（１６）の内容は
ポインタ更新手段（１４）によって加算され、ポインタ
メモリ（１２）の読み出したアドレスに書き込む。

一方、集合名菓新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンコード（
２２）、及び第ルジスタ（２）の内容のうち、リターン
コードを除く情報がヘッダレジスタ（２１）にラッチさ
れる。ヘッダレジスタ（２１）の内容を１語目とし、デ
ータレジスタ（１９）の内容を２２１目とするデータバ
ク゛ツ１−が出力キュー（２４）を経て出力される。こ
れを継続識別子が継続を指示しなくなる（例えば“０”
）まで繰り返す。

０　第３図のデータパケットであって、ポインタアドレ
スメモリ及びリターンコードメモリのダンプを示す処理
指示コード（５）が例えばＣＳ、　、　Ｓ、。

Ｓ＋、Ｓ、Ｓｓ］−［０、Ｏ、Ｏ、Ｏ、Ｏ］となるダン
プパケットが到着すると、入力キュー（１〉を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
に夫々ラッチされる。第ルジスタ（２）にラッチきれた
内容のうち、処理指示コード（５）が判定・制御回路（
７）により判定され、以下のポインタアドレスメモリ及
びリターンコードメモリのダンプ動作を制御する制御信
号（８）が出力きれる。

第ルジスタ〈２）にラッチされた内容のうち、ロード（
ダンプ）アドレス〈２５）をアドレスとしエポインタア
ドレスメモリ（９）、及びリターンコードメモリ（２０
）を読み出す。これらの内容はデータレジスタ（１９）
にラッチされる。このデータレジスタ（１９）の内容を
２語目とするデータパケットが出力キュー（２４）を経
て、ホストインターフェースに向けて出力される。

■　ポインタメモリ（１２）のダンプを示す処理指示コ
ード（５）が例えば［０，０，０，１，０］であるダン
プパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
にそれぞれラッチきれる。第ルジスタ（２）にラッチさ
れた内容のうち、処理指示フード（５）が判定・制御回
路〈７）により判定され、以下のポインタメモリのダン
プ動作を制御する制御信号（８）が出力される。第ルジ
スタ（２）にラッチされた内容のうちロード（ダンプ）
アドレス（２５）をアドレスとしてポインタメモリ（１
２）を読み出す、この内容はデータレジスタ（１９）に
ラッチされる。このデータレジスタ（１９）の内容を２
語目とするデータパケットが出力キュー（２４）を経て
、ホストインターフェースに向けて出力される。

■　差分メモリ（１１）のダンプを示す処理指示：１−
ド（５）が例えば［０、０、１、０、Ｏコであるダンプ
パケットが到着すると、大力キュー（１）を経て１語目
が第ルジスタ（２）に、２語目が第２レジスタ（３）に
夫々ラッチされる。第ルジスタ（２）にラッチされた内
容のうち、処理指示コード（５）が判定・制御回路（７
）により判定され、以下の差分メモリのダンプ動作を制
御する制御信号（８）が出力される。第２レジスタ（２
）にラッチされた内容のうちロード（ダンプ）アドレス
（２５）をアドレスとして差分メモリ（１１）を読み出
す、この内容はデータレジスタ（１９）にラッチされる
。このデータレジスタ（１９）の内容を２語目とするデ
ータパケットが出力キュー（２４）を経て、ホストイン
ターフェースに向けて出力される。

＠　データメモリのダンプを示す処理指示コード（５）
が例えば［０，０，０，０，１］であるダンプパケット
が到着すると、入力キュー（１）を経て１シ吾目が第ル
ジスタ（２）に、２語目が第２レジスタ（３）に夫々ラ
ッチされる。第ルジスタ（２）にラッチされた内容のう
ち、処理指示コード（５）が判定・制御回路（７）によ
り判定され、以下のデータメモリのダンプ動作を制御す
る制御信号（８）が出力される。第ルジスタ（２）にラ
ッチされた内容のうちロード（ダンプ）アドレス（２５
）をアドレスとしてデータメモリ（１８）を読み出す、
この内容はデータレジスタ（１９）にラッチされる。こ
のデータレジスタ（１９）の内容を２語目とするデータ
パケットが出力キュー（２４）を経て、ホストインター
フェースに向けて出力される。

〈ト）発明の効果 本発明のデータ記憶装置によれば、読み出しデータの実
アドレスの生成処理、及び読み出したデータに新たに付
加する制御情報の生成処理をこのデータ処理装置におい
て行う必要がなく、また、代表的な集合名を保持したデ
ータパケットを一つ投入するだけで、予め関係付けられ
ている複数のデータ集合それぞれの所定のデータ要素が
連続的に読み出される。しかもそれぞれのデータにはそ
れぞれ所定の制御情報が自動的に付加きれる。さらに、
同−集合内のデータ要素の実アドレスは、自動的に所定
の値に更新されるため、データ処理装置は、同じデータ
パケットを連続的に投入するだけで、複数のデータ集合
それぞれの所定の要素を、所定の順序で連続的に読み出
すことができる。

【図面の簡単な説明】

第１ｒＸＪは本発明データ記憶装置の全体構成を示すブ
ロック図、第２図は本発明データ記憶装置を用いたシス
テムのブロック図、第３図および第４図は本発明におい
て用いられるデータパケットの形式を示す構成図、第５
図は本発明の概要を示すブロック図、第６図は本発明の
概要を示す他のブロック図である。 （１）・・・入力キュー、（２）・・・第ルジスタ、（
３）・・・第２レジスタ、（７）・・・判定・制御回路
、（９）・・・ポインタアドレスメモリ、（１１）・・
・差分メモリ、（１２）・・・ポインタメモリ、（１３
）・・・差分レジスタ、（１４）・・・ポインタ更新手
段、（１６）・・・ポインタレジスタ、（１８）・・・
データメモリ、（１９）・・・データレジスタ、（２０
）・・・リターンコードメモリ、＜２１）・・・ヘッダ
レジスタ、（２４）・・・出力キュー。 第２図 ＲＮ　１ルク′客、、トヮーク 第３図 へ 第４図（ＣＩ） （ｂ）

Claims (5)

【特許請求の範囲】
1. （１）単数あるいは複数のデータ集合が格納されている
   データメモリ、前記データ集合の要素が格納されている
   アドレス情報を格納するポインタメモリ、前記ポインタ
   メモリ内の、前記データ集合の要素が格納されているア
   ドレス情報が格納されているアドレスを格納するポイン
   タアドレスメモリからなり、前記ポインタアドレスメモ
   リを前記データ集合の集合名を保持して入力されるデー
   タパケットによって参照することに応じて、前記データ
   メモリ内のデータ要素を連続して読み出せることを特徴
   となすデータ記憶装置。
2. （２）単数あるいは複数のデータ集合が格納されている
   データメモリ、前記データ集合の要素が格納されている
   アドレス情報を格納するポインタメモリ、前記ポインタ
   メモリ内の、前記データ集合の要素が格納されているア
   ドレス情報が格納されているアドレスを格納するポイン
   タアドレスメモリ、同一データ集合内の連続して参照す
   べき２つのデータ要素の前記データメモリ内におけるア
   ドレスの差である差分を格納する差分メモリ、及び前記
   ポインタメモリの内容および前記差分メモリの内容から
   新しいポインタ値を生成するポインタ更新手段からなり
   、前記ポインタアドレスメモリを前記データ集合の同一
   集合名を保持して入力される複数のデータパケットによ
   って連続的に参照し、前記ポインタ更新手段によってポ
   インタを連続的に更新することにより、前記データメモ
   リ内の同一データ集合内の複数のデータ要素を連続して
   読み出すことを特徴となすデータ記憶装置。
3. （３）前記データメモリから読み出したデータのそれぞ
   れに対応した制御情報であるリターンコードを格納する
   リターンコードメモリを具備し、前記データメモリの読
   み出しが行われるたびに、該リターンコードメモリを前
   記集合名によって参照し、出力されたリターンコードを
   、前記データメモリから読み出したデータに付加して出
   力することを特徴となす特許請求の範囲第２項記載のデ
   ータ記憶装置。
4. （４）前記集合名を更新する集合名更新手段を具備し、
   さらに前記ポインタアドレスメモリは、前記データメモ
   リの参照の継続の有無を示す継続識別子を記憶し、前記
   ポインタアドレスメモリを、前記データ集合の集合名を
   保持したデータパケットによって一度参照することに応
   じて、前記集合名更新手段を用いて前記継続識別子に応
   じて集合名を更新し、更新された集合名により再び前記
   ポインタアドレスメモリ及びリターンコードメモリを参
   照する動作を繰り返すことにより、一つのデータパケッ
   トの入力に応じて、複数のデータ集合それぞれの特定の
   データ要素を連続して読み出し、読み出したデータそれ
   ぞれに、前記リターンコードを付加した複数のデータパ
   ケットを連続的に出力することを特徴となす特許請求の
   範囲第３項記載のデータ記憶装置。
5. （５）前記データメモリの参照動作、並びに前記ポイン
   タメモリの参照動作、並びに前記差分メモリ及びポイン
   タメモリの参照更新動作が並行して行われることを特徴
   となす特許請求の範囲第３項ないし第４項記載のデータ
   記憶装置。