JPH10269059A

JPH10269059A - データ処理装置

Info

Publication number: JPH10269059A
Application number: JP9076324A
Authority: JP
Inventors: Masanori Ihara; 正典伊原
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-03-27
Filing date: 1997-03-27
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】多様な処理を行うことが可能であって、データ
を処理するためのアルゴリズムを一旦構築すれば、同じ
処理を高速で繰り返して実行することが可能なデータ処
理装置を提供する。【解決手段】第１及び第２演算モジュール１１，１２に
対して振り分けられる各データを定めて、第１及び第２
演算モジュール１１，１２の演算内容と一連の演算手順
を決める。このデータ処理装置１を起動すると、各デー
タが第１及び第２読み出し回路１３，１４、内部メモリ
１５、固定値指定レジスタ１６等から第１及び第２演算
モジュール１１，１２へと与えられ、第１及び第２演算
モジュール１１，１２によって演算が行われ、この演算
の解のデータが第１及び第２演算結果出力先選択回路１
８，１９を通じて第１及び第２書き込み回路２１，２
２、内部メモリ１５へと引き渡される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データを処理す
るためのデータ処理装置に関する。

【０００２】

【従来の技術】周知の様に、プロセッサは、プログラム
を読み込み、このプログラムをマイクロコードとして解
釈し、このマイクロコードに基づいて処理を実行する。
例えば、図１０のフローチャートに示す様に、マイクロ
コードをメモリから読み出すと（ステップ１０１）、各
データを外部から取り込んでレジスタａに格納したり
（ステップ１０２）、次のマイクロコードをメモリから
読み出すと（ステップ１０３）、各データを外部から取
り込んでレジスタｂに格納したり（ステップ１０４）、
更に次のマイクロコードをメモリから読み出すと（ステ
ップ１０５）、各レジスタａ，ｂ内の各データに対する
演算を行い（ステップ１０６）、この演算結果を周辺の
装置に与えていた。

【０００３】あるいは、一連の演算を実行するアルゴリ
ズムを各論理回路を組み合わせて構築し、このアルゴリ
ズムによって多数のデータを処理すると言う装置があ
り、これによって演算速度を向上させていた。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来のプロセッサの場合、その回路規模が大きくなくて
も、各種のプログラムに応じて多様な処理を行うことが
でき、非常に汎用性が高いものの、単純な処理を繰り返
すときにも、処理の度に、プログラムの解釈やマイクロ
コードの実行等を逐次行わねばならず、このために処理
時間が長くなった。

【０００５】また、一連の演算を実行するアルゴリズム
を各論理回路を組み合わせて構築した場合、このアルゴ
リズムを繰り返して行うのには良いが、多様な処理に対
する装置の汎用性が全くない。

【０００６】そこで、この発明は、この様な従来の課題
を解決するものであって、多様な処理を行うことが可能
であって、データを処理するためのアルゴリズムを一旦
構築すれば、同じ処理を高速で繰り返して実行すること
が可能なデータ処理装置を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、この発明のデータ処理装置は、複数のデータを各変
数に対応する各入力ポートに入力し、これらの変数を該
各データに置き換えつつ、これらの変数に基づく演算を
行って、少なくとも１つの解を導出し、この解であるデ
ータを出力ポートから出力する複数の演算回路と、これ
らの演算回路毎に設けられ、複数のデータを入力して、
演算回路の各入力ポートに対する該各データの振り分け
を行う分配手段とを備え、各演算回路から出力された解
である各データを該各演算回路の分配手段に与えてい
る。

【０００８】この様な構成によれば、各演算回路の分配
手段は、各データを入力して、これらのデータを演算回
路の各入力ポートに振り分ける。各演算回路は、各デー
タを各変数に対応する各入力ポートに入力すると、これ
らの変数を該各データに置き換えて演算を行い、その解
であるデータを出力ポートから出力する。

【０００９】ここで、演算回路の各入力ポートへの各デ
ータの振り分け方に応じて、演算回路の演算内容が定ま
る。また、各演算回路の解である各データを該各演算回
路の分配手段のいずれに与えるかにより、各演算回路に
よる一連の演算手順が定まる。こうして各演算回路の演
算内容と各演算回路による一連の演算手順を適宜に定め
れば、これによって所望のアルゴリズムを設定すること
ができる。また、アルゴリズムが一旦設定されれば、各
演算回路の分配手段に、各データを与える度に、このア
ルゴリズムが直ちに実行される。

【００１０】請求項２に記載の様に、各演算回路の分配
手段によって行われる演算回路の各入力ポートに対する
各データの振り分けの状態を登録する登録手段を更に備
えても良い。この場合、登録手段の登録内容に基づい
て、各演算回路の分配手段に対して、演算回路の各入力
ポートに対する各データの振り分けの状態を設定するこ
とができる。

【００１１】請求項３に記載の様に、データを記憶する
記憶手段を更に備え、この記憶手段内のデータを各演算
回路の分配手段に与えても構わない。つまり、各演算回
路の分配手段に与えられるデータを記憶手段に一旦記憶
しておく。

【００１２】請求項４に記載の様に、各演算回路毎に設
けられ、演算回路によって導出された解のデータに対す
る条件を付ける条件付け手段を更に備えても良い。更
に、請求項５に記載の様に、演算回路によって導出され
た解のデータが条件付け手段の条件を満たさない場合
は、この旨を外部に通知する。例えば、演算回路によっ
て導出された解のデータが予め定められた値よりも大き
ければ、外部のプロセッサーに割り込みを掛ける。

【００１３】請求項６に記載の様に、演算回路は、複数
の論理式を有し、これらの論理式のいずれかに基づいて
解を処理しても良い。

【００１４】

【発明の実施の形態】以下、この発明の実施形態を添付
図面を参照して説明する。図１は、この発明のデータ処
理装置の一実施形態を示している。また、図２は、情報
処理システムの概略構成を示しており、この実施形態の
データ処理装置１を該システムにおける可変アルゴリズ
ムＤＭＡ（Direct Memory Accsess）２に設けている。

【００１５】この情報処理システムでは、可変アルゴリ
ズムＤＭＡ２、メインプロセッサ３、及びメインメモリ
４等を備え、これらをシステムバス５を通じて接続して
いる。可変アルゴリズムＤＭＡ２は、メインプロセッサ
３や他のプロセッサ等の処理を介在させずに、複数のメ
モリ間でのデータ転送を速やかに行わせるものであり、
ローカルメモリ６を持つ。メインプロセッサ３は、予め
定められた各種のプログラムに従って、各種の処理を行
う。メインメモリ４は、各種のプログラムやデータを記
憶する。

【００１６】図１から明らかな様に、データ処理装置１
は、第１及び第２演算モジュール１１，１２を備えてい
る。第１及び第２演算モジュール１１，１２は、各変数
に基づく演算を行うものであって、各変数に対応する各
データを入力し、各変数を各データに置き換えて、演算
の解を導出し、この解であるデータを出力する。各デー
タは、第１及び第２演算モジュール１１，１２、第１及
び第２読み出し回路１３，１４、内部メモリ１５、固定
値指定レジスタ１６等から入力される。第１選択設定レ
ジスタ１７は、各演算モジュール１１，１２毎に、各変
数と各データの対応関係を指示する。

【００１７】第１及び第２演算モジュール１１，１２
は、それぞれの解である各データを第１及び第２演算結
果出力先選択回路１８，１９に出力する。第１及び第２
演算結果出力先選択回路１８，１９は、それぞれの解で
ある各データを入力すると、これらのデータを内部メモ
リ１５、第１及び第２書き込み回路２１，２２等に出力
する。第２選択設定レジスタ２３は、各演算結果出力先
選択回路１８，１９毎に、各データの出力先を指定す
る。

【００１８】また、第１及び第２演算結果出力先選択回
路１８，１９は、それぞれの解である各データが予め定
められた条件を満たすか否かを判定しており、例えばデ
ータが予め定められた値よりも大きく、このデータが処
理不可能な程に大きければ、条件を満たさないと判定し
て、このデータの代わりに、条件未成立時補正値レジス
タ２４からの補正値を内部メモリ１５、第１及び第２書
き込み回路２１，２２等に出力する。

【００１９】図３に示す様に、第１及び第２演算モジュ
ール１１，１２は、第１乃至第７入力データ選択回路３
１〜３７、及び演算回路３８を備えている。

【００２０】第１乃至第７入力データ選択回路３１〜３
７は、図４に示す様に第１及び第２演算モジュール１
１，１２、第１及び第２読み出し回路１３，１４、内部
メモリ１５、固定値指定レジスタ１６等からの各データ
を蓄える各レジスタ４１、これらのレジスタ４１のいず
れかを選択するデータ選択部４３を備えている。データ
選択部４３は、第１選択設定レジスタ１７から指定され
てたアドレスに応じて、各レジスタ４１のいずれかを選
択し、選択したレジスタ４１内のデータを演算回路３８
に出力する。あるいは、第１選択設定レジスタ１７から
のアドレス指定が無ければ、各レジスタ４１のいずれも
選択しない。

【００２１】演算回路３８は、演算に係わる各変数に対
応する第１乃至第７入力ポートＰ1〜Ｐ7を有しており、
第１乃至第７入力データ選択回路３１〜３７からの各デ
ータを第１乃至第７入力ポートＰ1〜Ｐ7に入力する。演
算回路３８は、各変数をそれぞれのデータに置き換えつ
つ、演算を行い、この演算の解を導出して、この解を示
すデータを出力ポートＰ0から出力する。

【００２２】図５に示す様に、演算回路３８は、第１乃
至第７入力ポートＰ1〜Ｐ7に対応する各レジスタ４５-1
〜４５-7を備えており、各入力ポートＰ1〜Ｐ7に入力し
た各データを各変数として各レジスタ４５-1〜４５-7に
蓄える。これらの変数は、被乗数ｂ、乗数補正値ｃ、被
乗数補正値ｄ、乗算結果補正値ｅ、乗算結果桁補正値
ｆ、加算値ｇである。

【００２３】また、各レジスタ４６には、予め定められ
た各データを蓄えている。これらのデータは、演算の解
を更に処理するためのものであって、論理演算手法ｈ、
論理演算値ｉである。

【００２４】積算部４７は、各レジスタ４５-1〜４５-4
内の各データを与えられ、これらのデータに基づて次式
（１）の演算を行う。（ａ＋ｃ）×（ｂ＋ｄ）＝ｊ ……（１）精度調節部４８は、各レジスタ４５-6〜４５-7内の各デ
ータ、及び積算部４７の演算結果ｊを与えられ、次式
（２）の演算を行う。（（ｊ＋ｅ）<<ｆ）＋ｇ＝ｋ ……（２）論理演算部４９は、各レジスタ４６内の各データ、及び
精度調節部４８の演算結果ｋを与えられ、次の表（１）
の演算を行い、その解を出力する。

【００２５】

【表１】

【００２６】ただし、ｈは、各論理演算のいずれかを指
定する指標、ｉは、予め定められた論理演算値、ｌは、
演算の解である。

【００２７】すなわち、第１及び第２演算モジュール１
１，１２は、第１及び第２演算モジュール１１，１２、
第１及び第２読み出し回路１３，１４、内部メモリ１
５、固定値指定レジスタ１６等からの各データを入力
し、第１選択設定レジスタ１７からの指示に応じて、各
データと各変数を対応させ、各変数をそれぞれのデータ
に置き換えつつ、演算を行い、この演算の解を出力す
る。この様に各データと各変数をどの様に対応させるか
によって、第１及び第２演算モジュール１１，１２の演
算内容と一連の演算手順が決まる。

【００２８】図６に示す様に、第１及び第２演算結果出
力先選択回路１８，１９は、第１及び第２演算モジュー
ル１１，１２からの各解のデータを蓄えるレジスタ５
１、予め定められた出力条件を蓄えるレジスタ５２、及
び条件未成立時補正値レジスタ２４からの補正値を蓄え
るレジスタ５３、これらのレジスタ５１，５２，５３の
いずれかを選択する出力選択部５４、内部メモリ書き込
み部５５、及び内部メモリ間接アドレス書き込み部５６
を備えている。

【００２９】出力選択部５４は、演算モジュールからの
解をレジスタ５２内の出力条件と比較し、この解が出力
条件を満たせば、この解をデータとして出力する。ま
た、この解が出力条件を満たさなければ、出力選択部５
４は、この解の代わりに、レジスタ５３内の補正値をデ
ータとして出力する。

【００３０】また、出力選択部５４は、第２選択設定レ
ジスタ２３からデータの割り当て先として、第１及び第
２書き込み回路２１，２２、内部メモリ書き込み部５５
のいずれかを指定され、ここにデータを与える。第１及
び第２書き込み回路２１，２２は、データを受け取る
と、このデータを予め指定された送り先に送り出す。ま
た、内部メモリ書き込み部５５は、データを受け取る
と、このデータを内部メモリ１５に書き込み、内部メモ
リ間接アドレス書き込み部５６は、アドレスを内部メモ
リ間接アドレステーブル１５ａに書き込む。

【００３１】図７に示す様に、第１及び第２読み出し回
路１３，１４は、読み出し先の開始アドレスを蓄えるレ
ジスタ６１、データのサイズを蓄えるレジスタ６２、デ
ータの読み出し回数を蓄えるレジスタ６３、アドレス生
成部６４、読み出し部６５を備えている。アドレス生成
部６４は、各レジスタ６１，６２内の開始アドレスとデ
ータサイズに基づいて一連のアドレスを順次生成し、こ
の一連のアドレスを読み出し部６５に与える。読み出し
部６５は、一連のアドレスに対応するメインメモリ４や
ローカルメモリ６、あるいはシステム外部のメモリから
データを読み出し、このデータを第１及び第２演算モジ
ュール１１，１２に与える。このデータの読み出しは、
レジスタ６３内の回数だけ繰り返され、この度にデータ
が第１及び第２演算モジュール１１，１２に与えられ
る。

【００３２】図８に示す様に、第１及び第２書き込み回
路２１，２２も、第１及び第２読み出し回路１３，１４
と同様に構成され、書き込み先の開始アドレスを蓄える
レジスタ７１、データのサイズを蓄えるレジスタ７２、
データの書き込み回数を蓄えるレジスタ７３、アドレス
生成部７４、書き込み部７５を備えている。アドレス生
成部７４は、各レジスタ７１，７２内の開始アドレスと
データサイズに基づいて一連のアドレスを順次生成し、
この一連のアドレスを書き込み部７５に与える。書き込
み部７５は、第１及び第２演算結果出力先選択回路１
８，１９からのデータを一連のアドレスに対応するメイ
ンメモリ４やローカルメモリ６、あるいはシステム外部
のメモリへと送出する。このデータの送出は、レジスタ
７３の回数だけ繰り返される。

【００３３】この様な構成のデータ処理装置１において
は、図９のフローチャートに従って、処理が行われる。

【００３４】まず、第１及び第２演算モジュール１１，
１２毎に、各入力データ選択回路３１〜３７から演算回
路３８の各レジスタ４５-1〜４５-7へと振り分けられる
各データ、及び各レジスタ４６のデータを定めて、第１
及び第２演算モジュール１１，１２の演算内容と一連の
演算手順を決める（図９のステップ２０１）。また、第
１及び第２読み出し回路１３，１４内の読み出し先の開
始アドレスを決め、内部メモリ１５から第１及び第２演
算モジュール１１，１２に与えられるデータを決め、固
定値指定レジスタ１６内の固定値を決め、第１及び第２
書き込み回路２１，２２内の書き込み先の開始アドレス
を決め、内部メモリ書き込み部５５内の内部メモリ１５
のアドレスを決める（図９のステップ２０２）。更に、
第２選択設定レジスタ２３内のデータの割り当て先を適
宜に設定することによって、第１及び第２演算結果出力
先選択回路１８，１９毎に、第１及び第２書き込み回路
２１，２２、内部メモリ書き込み部５５のいずれにデー
タを与えるかを決める（図９のステップ２０３）。この
様な設定は、システムのメインプロセッサ３から可変ア
ルゴリズムＤＭＡ２内のデータ処理装置１をアクセスす
ることによって行われる。

【００３５】この後、このデータ処理装置１を起動する
と（図９のステップ２０４）、各データが第１及び第２
読み出し回路１３，１４、内部メモリ１５、固定値指定
レジスタ１６等から第１及び第２演算モジュール１１，
１２へと与えられ、第１及び第２演算モジュール１１，
１２によって演算が行われ、この演算の解のデータが第
１及び第２演算結果出力先選択回路１８，１９を通じて
第１及び第２書き込み回路２１，２２、内部メモリ１５
へと引き渡される（図９のステップ２０５）。そして、
データ処理装置１は、メインプロセッサ３に対する割り
込みを発生し、処理が終了した旨をメインプロセッサ３
に通知する（図９のステップ２０６）。

【００３６】例えば、次の式（３）の演算を行う場合、
この式（３）を上記各式（１），（２）に基づいて次の
式（４）に変換する。Ｘ＝（（Ａ²＋Ｂ）×３.１４） ……（３）Ｘ＝（（（Ａ×Ａ）＋Ｂ）×８０４）＋１２８）<<（−８） ……（４）ただし、各式（２），（４）における「<<」は、２進演
算における下桁のシフトを示している。例えば、<<（−
８）は、２進法で表される数値の下８桁を削除すること
を示唆し、１０進法では数値に１／２５６を掛けること
に相当する。この場合、９９.９８パーセントの近似処
理となる。

【００３７】この式（４）の演算は、このデータ処理装
置１によって行い得る形式のものであり、この式（４）
の演算を行うためには、第１及び第２演算モジュール１
１，１２の各変数ａ〜ｉを次の様に設定する。

【００３８】第１演算モジュール１１について、ａ＝Ａ（第１読み出し回路１３）ｂ＝Ａ（第１読み出し回路１３）ｃ＝０（固定値）ｄ＝０（固定値）ｅ＝Ｂ（第２読み出し回路１４）ｆ＝０（固定値）ｇ＝０（固定値）ｈ＝０（固定値）ｉ＝０（固定値）第２演算モジュール１２について、ａ＝ｋ（第１演算モジュール１１の演算結果（ｋ＝ｌ））ｂ＝８０４（固定値）ｃ＝０（固定値）ｄ＝０（固定値）ｅ＝１２８（固定値）ｆ＝−８（固定値）ｇ＝０（固定値）ｈ＝０（固定値）ｉ＝０（固定値）この様な各変数の設定に基づいて、第１及び第２演算モ
ジュール１１，１２による演算が行われ、その解のデー
タが第１及び第２演算結果出力先選択回路１８，１９に
与えられる。第１演算結果出力先選択回路１８に対して
データの割り当て先が指定されていなければ、第１演算
結果出力先選択回路１８のデータ出力は無い。また、第
２演算結果出力先選択回路１９に対して第１書き込み回
路２１が指定されていれば、この解のデータは、第１書
き込み回路２１に与えられ、ここから指定の送り先に送
り出される。

【００３９】また、例えば、次の各式（５），（６）の
演算を並列で行う場合、これらの式（５），（６）を上
記各式（１），（２）に基づいて次の各式（７），
（８）に変換する。Ｘ＝（Ａ×３.１４） ……（５）Ｙ＝（Ｘ×１.４１４） ……（６）Ｘ＝（Ａ×８０４）＋１２８）<<（−８） ……（７）Ｙ＝（Ｘ×３６２）＋１２８）<<（−８） ……（８）ただし、各式（７），（８）の場合、９９.９９パーセ
ントの近似処理となる。

【００４０】これらの式（７），（８）の演算を行うた
めに、第１選択設定レジスタ１７の内容を適宜に設定す
ることによって、第１及び第２演算モジュール１１，１
２の各変数ａ〜ｉを次の様に設定する。

【００４１】第１演算モジュール１１について、ａ＝Ａ（第１読み出し回路１３）ｂ＝８０４（固定値）ｃ＝０（固定値）ｄ＝０（固定値）ｅ＝１２８（固定値）ｆ＝−８（固定値）ｇ＝０（固定値）ｈ＝０（固定値）ｉ＝０（固定値）第２演算モジュール１２について、ａ＝ｋ（第１演算モジュール１１の演算結果（ｋ＝ｌ））ｂ＝８０４（固定値）ｃ＝０（固定値）ｄ＝０（固定値）ｅ＝１２８（固定値）ｆ＝−８（固定値）ｇ＝０（固定値）ｈ＝０（固定値）ｉ＝０（固定値）この様な各変数の設定に基づいて、第１及び第２演算モ
ジュール１１，１２による演算が行われ、式（７）の解
のデータが第１演算結果出力先選択回路１８に与えら
れ、式（８）の解のデータが第２演算結果出力先選択回
路１９に与えられる。第１演算結果出力先選択回路１８
に対して第１書き込み回路２１が指定されていれば、式
（７）の解のデータは、第１書き込み回路２１に与えら
れ、ここから指定の送り先に送り出される。同様に、第
２演算結果出力先選択回路１９に対して第２書き込み回
路２２が指定されていれば、式（８）の解のデータは、
第２書き込み回路２２に与えられ、ここから指定の送り
先に送り出される。

【００４２】この様にデータ処理装置１では、第１及び
第２演算モジュール１１，１２の演算内容と一連の演算
手順を決めてから、データを与えて処理を行うので、デ
ータ処理を繰り返しても、その度に、プログラムの解釈
やマイクロコードの実行等を逐次行う必要が無く、その
処理時間が極めて短い。また、固定値指定レジスタ１
６、第１選択設定レジスタ１７等の内容を設定し直せ
ば、第１及び第２演算モジュール１１，１２の演算内容
と一連の演算手順が変更されるので、多様な処理に対処
することができる。

【００４３】また、複数の処理を並列して進行させるこ
ともでき、各処理をパイプライン化することもでき、見
かけ上、各パイプラインの最大遅延時間以内での演算が
可能となる。

【００４４】なお、この発明は、上記実施形態に限定さ
れるものでなく、多様に変形することが可能である。例
えば、演算モジュールを３つ以上に増やしても良い。ま
た、演算回路の各入力ポートを時分割によって区別して
も構わない。

【００４５】

【発明の効果】以上説明した様に、この発明のデータ処
理装置によれば、各演算回路の分配手段は、各データを
入力して、これらのデータを演算回路の各入力ポートに
振り分ける。各演算回路は、各データを各変数に対応す
る各入力ポートに入力すると、これらの変数を該各デー
タに置き換えて演算を行い、その解であるデータを出力
ポートから出力する。

【００４６】ここで、演算回路の各入力ポートへの各デ
ータの振り分け方に応じて、演算回路の演算内容が定ま
る。また、各演算回路の解である各データを該各演算回
路の分配手段のいずれに与えるかにより、各演算回路に
よる一連の演算手順が定まる。こうして各演算回路の演
算内容と各演算回路による一連の演算手順を適宜に定め
れば、これによって所望のアルゴリズムを設定すること
ができる。また、アルゴリズムが一旦設定されれば、各
演算回路の分配手段に、各データを与える度に、このア
ルゴリズムが直ちに実行される。

【００４７】このため、、データ処理を繰り返しても、
その度に、プログラムの解釈やマイクロコードの実行等
を逐次行う必要が無く、その処理時間が極めて短い。

【図面の簡単な説明】

【図１】この発明のデータ処理装置の一実施形態を示す
ブロック図

【図２】図１のデータ処理装置を含む情報処理システム
の概略構成を示すブロック図

【図３】図１のデータ処理装置における第１及び第２演
算モジュールを示すブロック図

【図４】図３の第１及び第２演算モジュールにおける第
１乃至第７入力データ選択回路を示すブロック図

【図５】図３の第１及び第２演算モジュールにおける演
算回路を示すブロック図

【図６】図１のデータ処理装置における第１及び第２演
算結果出力先選択回路を示すブロック図

【図７】図１のデータ処理装置における第１及び第２読
み出し回路を示すブロック図

【図８】図１のデータ処理装置における第１及び第２書
き込み回路を示すブロック図

【図９】図１のデータ処理装置における処理を示すフロ
ーチャート

【図１０】従来のプロセッサにおける処理を示すフロー
チャート

【符号の説明】

１データ処理装置２可変アルゴリズムＤＭＡ３メインプロセッサ４メインメモリ５システムバス６ローカルメモリ１１第１演算モジュール１２第２演算モジュール１３第１読み出し回路１４第２読み出し回路１５内部メモリ１５ａ内部メモリ間接アドレステーブル１６固定値指定レジスタ１７第１選択設定レジスタ１８第１演算結果出力先選択回路１９第２演算結果出力先選択回路２１第１書き込み回路２２第２書き込み回路２３第２選択設定レジスタ２４条件未成立時補正値レジスタ３１〜３７入力データ選択回路３８演算回路４１，４５-1〜４５-7，４６，５１〜５３，６１〜６
３，７１〜７３レジスタ４３データ選択部４７積算部４８精度調節部４９論理演算部５４出力選択部５５内部メモリ書き込み部５６内部メモリ間接アドレス書き込み部６４，７４アドレス生成部６５読み出し部７５書き込み部

Claims

【特許請求の範囲】

【請求項１】複数のデータを各変数に対応する各入力
ポートに入力し、これらの変数を該各データに置き換え
つつ、これらの変数に基づく演算を行って、少なくとも
１つの解を導出し、この解であるデータを出力ポートか
ら出力する複数の演算回路と、これらの演算回路毎に設けられ、複数のデータを入力し
て、演算回路の各入力ポートに対する該各データの振り
分けを行う分配手段とを備え、各演算回路から出力された解である各データを該各演算
回路の分配手段に与えるデータ処理装置。
【請求項２】各演算回路の分配手段によって行われる
演算回路の各入力ポートに対する各データの振り分けの
状態を登録する登録手段を更に備える請求項１に記載の
データ処理装置。
【請求項３】データを記憶する記憶手段を更に備え、
この記憶手段内のデータを各演算回路の分配手段に与え
る請求項１又は２に記載のデータ処理装置。
【請求項４】各演算回路毎に設けられ、演算回路によ
って導出された解のデータに対する条件を付ける条件付
け手段を更に備える請求項１乃至３のいずれかに記載の
データ処理装置。
【請求項５】演算回路によって導出された解のデータ
が条件付け手段の条件を満たさない場合は、この旨を外
部に通知する請求項４に記載のデータ処理装置。
【請求項６】演算回路は、複数の論理式を有し、これ
らの論理式のいずれかに基づいて解を処理する請求項１
乃至５のいずれかに記載のデータ処理装置。