JP3082249B2

JP3082249B2 - ファジィ演算処理装置

Info

Publication number: JP3082249B2
Application number: JP02417339A
Authority: JP
Inventors: 雅治大角; 年浩田島; 郁朗木下
Original assignee: Omron Corp
Current assignee: Omron Corp
Priority date: 1990-12-29
Filing date: 1990-12-29
Publication date: 2000-08-28
Anticipated expiration: 2015-08-28
Also published as: JPH04230501A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はファジィ演算処理装置
に関する。

【０００２】

【従来の技術】ファジィ演算装置では，入力信号が与え
られると，あらかじめ設定された所定のファジィ・ルー
ル群と入力信号に基づいて推論演算が実行される。ファ
ジィ・ルール群は所定の演算目的を達成するために記述
された多数のファジィ・ルールから構成される。ファジ
ィ演算処理は，高速処理を行なう目的でハードウェアに
より実行されるのが一般である。

【０００３】ファジィ演算処理のためのハードウェアで
は，ファジィ・ルールを高速かつ並列に処理するため
に，ルール，または使用するメンバーシップ関数を表わ
すラベルの数に相当する数のモジュールによって並列演
算が行なわれている。また確定演算についても種々の方
法があるが，それらの方法のそれぞれに対応して演算モ
ジュールが設けられている。

【０００４】

【発明が解決しようとする課題】しかしながら上記のフ
ァジィ演算処理装置では１つ１つのファジィ・ルールの
形式が固定化されているため，１つのルールに設定可能
な数以上の入，出力変数が要求された場合にその要求に
答えることが困難である。

【０００５】一方設定可能以下の入，出力変数の数が要
求された場合には，設定可能数分の処理を実行する必要
があるために余計な処理時間を必要とする。

【０００６】また，ハードウェアの規模としても，ルー
ル数や確定演算の方法が増えるにしたがって大きくなっ
てしまう。このためハードウェアのコストアップにつな
がり，ファジィ処理のためのハードウェアが普及するこ
とを妨げている。

【０００７】

【課題を解決するための手段】この発明によるファジィ
演算処理装置は，ルール・メモリと，制御部と，演算部
とから構成されている。上記ルール・メモリには，それ
ぞれが条件と結論とからなる複数のファジィ・ルールの
各ルールを条件の入力変数または結論の出力変数のいず
れか一つを含むように分解したサブルールのそれぞれを
表現するルール・データが，各ルールごとに条件のサブ
ルール，結論のサブルールの順序でストアされている。
各ルール・データは，サブルールの処理のための制御コ
ードとサブルールに含まれる条件の入力変数または結論
の出力変数を表わす変数コードとメンバーシップ関数の
ラベルを表わすメンバーシップ関数コードとからなるも
のである。上記制御部は，ルール・メモリから読出され
たルール・データの制御コードが与えられたときに，そ
の与えられた制御コードに応じた制御信号を発生するも
のである。上記演算部は，上記制御部から与えられる制
御信号に応答して，ルール・メモリから読出されたルー
ル・データの変数コードおよびメンバーシップ関数コー
ドにしたがうファジィ推論演算を行なうものである。上
記演算部には，外部からアクセスされかつファジィ推論
に必要な入力データを記憶する記憶手段が設けられてい
る。

【０００８】

【作用】ルール・メモリには，それぞれが条件と結論と
からなる複数のファジィ・ルールの各ルールを条件の入
力変数または結論の出力変数のいずれか一つを含むよう
に分解したサブルールのそれぞれを表現するルール・デ
ータがストアされている。ルール・メモリ内において，
ルール・データは，各ルールごとに条件のサブルール，
結論のサブルールの順序を持ってストアされる。各ルー
ル・データは，サブルールの処理のための制御コードと
サブルールに含まれる条件の入力変数または結論の出力
変数を表わす変数コードとメンバーシップ関数のラベル
を表わすメンバーシップ関数コードとからなる。

【０００９】ルール・データがルール・メモリから読出
され，そのうちの制御コードが制御部に与えられると，
与えられた制御コードに応じた制御信号が制御部から発
生し，演算部に与えられる。

【００１０】制御部から与えられる制御信号に応答して
演算部は，ルール・メモリから読出されたルール・デー
タの変数コードおよびメンバーシップ関数コードにした
がうファジィ推論演算を行なう。

【００１１】演算部には記憶手段が設けられ，演算部に
おけるファジィ推論演算のために必要な入力データがこ
の記憶手段にあらかじめ記憶されている。また，演算部
によるファジィ推論演算結果は記憶手段に記憶される。

【００１２】記憶手段は外部からアクセス可能であるか
ら，外部のＣＰＵ等によって入力データの記憶手段への
設定，記憶手段からの推論演算結果の読出し等が行なわ
れる。

【００１３】

【実施例】図１はファジィ演算処理装置の全体的構成を
示している。

【００１４】ファジィ演算処理装置は，ルール・メモリ
20，制御部30，演算部40およびこれらを制御するＣＰＵ
10から構成されており，これらは外部バスで接続されて
いる。ルール・メモリ20，制御部30および演算部40はモ
ジュール化されており，ＣＰＵ10から後述する各種の制
御信号が与えられる。

【００１５】図２はルール・メモリの構成の一例を示し
ている。ファジィ・ルールは一般に前件部と後件部とか
らなる。この明細書では前件部を条件（部），後件部を
結論（部）という。

【００１６】たとえばＩＦＸ１＝ＰＬＡＮＤＸ２＝ＰＭＴＨＥＮＹ１＝ＰＭＩＦＸ１＝ＰＭＡＮＤＸ２＝ＰＳＴＨＥＮＹ１＝ＰＳというファジィ・ルールがあるものとする。

【００１７】Ｘ１，Ｘ２は入力変数（条件変数），Ｙ
１，Ｙ２は出力変数（結論変数），ＰＭ，ＰＳはメンバ
ーシップ関数を表わすラベルである。

【００１８】上記のルールは次のようなサブルールに分
解される。ＩＦＸ１＝ＰＬＡＮＤＸ２＝ＰＭＴＨＥＮＹ１＝ＰＭＩＦＸ１＝ＰＭＡＮＤＸ２＝ＰＳＴＨＥＮＹ１＝ＰＳ

【００１９】各サブルールを８ビットのコードで表わ
す。図３に条件部のサブルールについての各ビットの意
味が示されている。

【００２０】上位２ビットは識別コード（または制御コ
ード）で，００は条件部処理を，０１は結論部処理を，
１０は確定演算処理を，１１は演算終了処理をそれぞれ
表わしている。

【００２１】上位３〜５ビットは入力変数の識別番号
（入力番号：この実施例では０〜７の値をとる）を表わ
している。

【００２２】サブルールが結論部に関するものであれ
ば，上位３〜５ビットは出力変数の識別番号（出力番
号：この実施例では０〜７の値をとる）を表わすことに
なる。

【００２３】下位３ビットはメンバーシップ関数のラベ
ルを表わしている。この実施例ではＰＬ，ＰＭ，ＰＳ，
ＺＲ，ＮＳ，ＮＭおよびＮＬの７種類のメンバーシップ
関数が用いられている。

【００２４】図４に示すように，この実施例では条件部
のメンバーシップ関数は三角形状，その他任意の形で表
わされ，後件部のメンバーシップ関数はシングルトンで
表わされている。

【００２５】ルール・メモリ20には一群のルールについ
て，それを分解して得られるサブルールを上述の考え方
にしたがってコード化したルール・データが処理の順序
にしたがってあらかじめ格納されている。図２には分り
やすくするためにルール・データに加えてその意味が対
応して示されている。アドレス６のコードの下位２ビッ
トは確定演算により得られた値を格納すべきレジスタの
番号を示している。

【００２６】ルール・メモリ20に格納されているルール
・データのアドレスはアドレス・カウンタ21によって指
定される。

【００２７】図５は制御部30の構成例を示している。

【００２８】制御部30には，条件部の演算処理，結論部
の演算処理，確定演算処理，終了処理および開始処理を
行なうための制御プログラムをマイクロ・コードの形態
でそれぞれ格納した条件部32，結論部33，確定部34，終
了部35および開始部36が設けられている。

【００２９】ルール・メモリ20から読出されたルール・
データ（コード）のうちの上位２ビット（識別コードま
たは制御コード）が外部バスからデコーダ31に与えられ
る。デコーダ31はこの識別コードを解読して，条件部3
2，結論部33，確定部34および終了部35のうちの解読し
た識別コードに対応するもののプログラムを起動する。
開始部36のプログラムはＣＰＵ10から与えられる開始信
号により起動される。各部32〜36のプログラムのアドレ
スは対応するアドレス・カウンタ22〜26の出力によって
指定される。

【００３０】各部32〜36のプログラムが起動することに
より発生する命令は制御信号発生回路37に与えられ，こ
の制御信号発生回路37からその命令に対応した制御信号
が出力され，外部バスを通して主に演算部40に与えられ
る。また，終了部35のプログラムの動作に応じて終了信
号が発生回路37で発生し，ＣＰＵ10に与えられる。

【００３１】ＣＰＵ10から開始信号が与えられ，その
後，図２に示すルール・メモリ内のルール・データの識
別コード（上記２ビット）が制御部30に与えられたとき
に，制御部30の各部32〜36のプログラムが順次起動され
る様子が，ルール・データとともに図６に示されてい
る。

【００３２】図７は演算部40の構成例を示している。

【００３３】演算部40は，条件処理，結論処理，確定処
理，終了処理に共通に使用される演算器41と，結果を保
存するレジスタ群42，43と，メンバーシップ関数を記憶
したメンバーシップ関数メモリ44と，制御回路45と，メ
モリ・バッファ46と，バス・バッファ47，48，49とを含
み，基本的には制御部30から外部バスを通して与えられ
る各種制御信号にしたがってファジィ演算および確定演
算を実行する。

【００３４】演算部40内にはまた２本の内部データ・バ
ス１，２があり，これらの内部バス１，２によって演算
部41，レジスタ群42，43，メンバーシップ関数メモリ44
およびバス・バッファ47が相互に接続されている。

【００３５】演算器41周辺の構成が図８に示されてい
る。

【００３６】演算器41は，加減乗除の算術演算，ＡＮ
Ｄ，ＯＲ，ＮＯＴの論理演算，およびシフト演算を外部
からの演算器制御信号に応じて実行する。すなわち，演
算器41には，３ビットの演算器制御信号が与えられ，こ
の制御信号に応じて演算器41は，次に示すような動作を
行なう。

【００３７】演算器制御信号信号演算器動作０００加算００１減算０１０乗算０１１除算１００ＡＮＤ１０１ＯＲ１１０内部バス１データのＮＯＴ１１１内部バス１データの左シフト

【００３８】演算器41の出力はレジスタ群42またはＩ／
Ｏレジスタ群43に与えられ，これらのレジスタ群内のレ
ジスタへの書込みは制御回路45の出力により制御され
る。

【００３９】演算器41の出力の状態に応じて，キャリ・
フラグやゼロ・フラグが出力され，制御回路45に与えら
れる。キャリ・フラグは，算術演算においてオーバー・
フロー，アンダー・フローが発生した場合に，ゼロ・フ
ラグは，演算器出力が０となった場合にそれぞれ出力さ
れる。

【００４０】制御回路45はこのキャリ・フラグ，ゼロ・
フラグ，および書込み制御信号に応じて，下記のよう
に，レジスタ群42内の所定のレジスタ（以下単にレジス
タという）およびＩ／Ｏレジスタ部43内の所定のＩ／Ｏ
レジスタ（以下単にＩ／Ｏレジスタという）の書込み信
号を出力する。

【００４１】書込み制御信号信号書込みに関する動作０００レジスタに書込まない００１キャリ・フラグが立っていればレジスタに書込む０１０ゼロ・フラグが立っていればレジスタに書込む０１１レジスタに書込む１００Ｉ／Ｏレジスタに書込まない１０１キャリ・フラグが立っていればＩ／Ｏレジスタに書込む１１０ゼロ・フラグが立っていればＩ／Ｏレジスタに書込む１１１Ｉ／Ｏレジスタに書込む

【００４２】レジスタ群42およびＩ／Ｏレジスタ群43の
周辺の構成が図９に示されている。

【００４３】レジスタ群42は，この実施例ではレジスタ
０〜レジスタ９までの10個のレジスタを含み，演算器41
の出力を保存するのに用いられる。演算器41の出力（デ
ータ）を書込むかどうかは制御回路45から与えられるレ
ジスタ書込み制御信号によって決定され，書込むべきレ
ジスタは外部バスから与えられる書込みレジスタ・アド
レス信号によって指定される。

【００４４】データをレジスタ群42内のどのレジスタか
ら出力すべきかということと，内部バス１，２のどちら
に出力すべきかということは外部バスから与えられるレ
ジスタ出力アドレス信号によって決定される。出力イネ
ーブル信号が有効になったときにレジスタからのデータ
の出力が行なわれる。またレジスタ群42からは，Ｉ／Ｏ
レジスタ群43内の書込むべきまたは読出すべきＩ／Ｏレ
ジスタを指定するＩ／Ｏレジスタ・アドレス信号がＩ／
Ｏレジスタ群43に与えられる。

【００４５】Ｉ／Ｏレジスタ群43は，図面ではＩ／Ｏレ
ジスタ０〜Ｉ／Ｏレジスタ７までの８個のＩ／Ｏレジス
タが示されているが，後述するようにより多くのＩ／Ｏ
レジスタを含んでおり，推論に使用する入力データや，
結論合成値，確定演算値等の結果を書込むためのレジス
タである。Ｉ／Ｏレジスタ群43の中のどのＩ／Ｏレジス
タを選択するかは，レジスタ群42からＩ／Ｏレジスタ群
43に与えられるＩ／Ｏレジスタ・アドレス信号によって
決定される。Ｉ／Ｏレジスタ群43のＩ／Ｏレジスタに対
して書込みを行なうか，読出して内部バス１に出力する
かは，制御回路45から与えられるＩ／Ｏレジスタ書込み
信号または外部バスから与えられる制御信号によって決
定される。後述するように，Ｉ／Ｏレジスタの指定を外
部バスから与えられる制御信号によって行なうこともで
きる。

【００４６】入力データはＣＰＵ10または他の外部機器
から外部バス上に送出され，バス・バッファ48を経てＩ
／Ｏレジスタ群43内の所定のＩ／Ｏレジスタに格納され
る。このとき，ＣＰＵ10からチップ・セレクト信号ＣＳ
およびライト・イネーブル信号ＷＥが出力される。この
入力データは推論演算処理において内部バス１を通して
演算器41に与えられる。

【００４７】また，推論結果を示す確定演算値は最終的
にＩ／Ｏレジスタに記憶されるので，演算処理後，その
Ｉ／Ｏレジスタから読出されバス・バッファ49，外部バ
スを介してＣＰＵ10に読込まれる。このときＣＰＵ10か
らチップ・セレクト信号ＣＥおよびリード・イネーブル
信号ＲＥが出力される。

【００４８】前回の推論演算結果を入力データとしてＩ
／Ｏレジスタに与えることにより，多段推論が可能とな
る。

【００４９】バス・バッファ47の周辺の構成が図10に示
されている。バス・バッファ47は，外部バス上のデータ
を内部バスに出力するためのものである。ルール・メモ
リ20から出力されるラベル，入力番号等のデータを各種
制御信号に応じて内部バス１に出力するとともに，制御
部30で発生する即値データを内部バス２に出力する。

【００５０】メンバーシップ関数メモリ44には，たとえ
ば図11に示すような，７種類のラベルＮＬ〜ＰＬについ
てのメンバーシップ関数を表わすデータ（メンバーシッ
プ関数値）が格納されている。これらのデータのアドレ
スは16進数４桁で与えられる。その最上位桁はルール・
データ中のラベル・コード（３ビット）で指定される。
下位３桁が入力データによって指定される。

【００５１】したがって，ラベル・コードと入力データ
を与えることにより，このメンバーシップ関数メモリか
らは，入力データの指定されたラベルに対応するメンバ
ーシップ関数への適合値が出力され，バッファ46に記憶
される。バッファ46に保持された適合値は制御信号に応
じて読出され，内部バス１に出力される。

【００５２】図12は開始処理の手順を示している。

【００５３】ＣＰＵ10から開始信号が与えられると制御
部30の開始部36のプログラムが動作して図12の処理が行
なわれる。

【００５４】まず，ルール・メモリ20のカウンタ21が０
にクリアされる（ステップ101 ）。

【００５５】次に，演算部40のレジスタ群42内の適合値
レジスタに適合値として最大値（ＦＦＦ）が書込まれる
（ステップ102 ）。これはＭＩＮ演算に備えるためであ
る。

【００５６】さらにレジスタ群42内の結論合成値を記憶
するレジスタに０がセットされる（ステップ103 ）。

【００５７】最後に，ルール・メモリ20から最初のルー
ル・データが読出され，外部バスに出力される（ステッ
プ104 ）。

【００５８】図13は条件部処理の手順を示している。

【００５９】まず，ルール・メモリから読出され，外部
バスに出力されているルール・データのうちの下位６ビ
ット（入力番号およびラベル）をバス・バッファ47を介
して，かつ演算器41を素通りしてレジスタ群42内の所定
のレジスタに読込む（ステップ111 ）。

【００６０】これは，具体的には次のようにして行なわ
れる。

【００６１】まずバス・バッファ47によって外部バス上
のルール・データのうちの入力番号が内部バス１に出力
される。内部バス２には，制御部30から外部バスに出力
された即値データ０が与えられている。演算器41の動作
としてＯＲ演算が選択され，内部バス１の入力データ
（入力番号）と内部バス２の０が論理和されて，その結
果が演算器41から出力される。レジスタ群42の書込みア
ドレスとして１が指定され，書込み制御信号を与えるこ
とにより，レジスタ１に演算器41の出力が保存される。
これで，レジスタ１に入力番号が読込まれたことにな
る。同様の処理を行なうことにより，レジスタ２にラベ
ルを示すデータが読み込まれる。

【００６２】続いて，読込んだ入力番号に対応するＩ／
Ｏレジスタの入力データがレジスタに読込まれる（ステ
ップ112 ）。Ｉ／Ｏレジスタのいくつかは入力番号にそ
れぞれ対応しており，その入力番号の入力データがＣＰ
Ｕ10等によって，バッファ48を介してあらかじめ対応Ｉ
／Ｏレジスタに格納されている。

【００６３】ステップ112 の処理は具体的には次のよう
にして行なわれる。

【００６４】レジスタ１のデータ（入力番号）がＩ／Ｏ
レジスタのアドレスとして出力され，Ｉ／Ｏレジスタに
対する出力イネーブル信号により，アドレス指定された
Ｉ／Ｏレジスタ内のデータ（入力データ）が内部バス１
に出力される。内部バス２には，即値データにより０が
セットされている。演算器41の動作としてＯＲが選択さ
れ，演算器41の出力がレジスタ３に書込まれる。これに
よりレジスタ１に入っている入力番号に対応する入力デ
ータがＩ／Ｏレジスタから読出されレジスタ３に格納さ
れる。

【００６５】続いて，ラベルを最上位１桁（３ビット）
のアドレス，入力データを下位３桁（12ビット）のアド
レスとして，メンバーシップ関数メモリ44から適合値が
読出され，メモリ・バッファ46に格納される（ステップ
113 ）。

【００６６】すなわち，まず，レジスタ２のデータ（ラ
ベル）が内部バス１に出力され，演算器41では左シフト
演算が選択される。この演算結果が再びレジスタ２に格
納される。レジスタ２のデータは左に１ビットシフトさ
れたことになる。これを12回繰り返すと，レジスタ２の
内容は12ビット左シフトされたことになる。次にレジス
タ２のデータが内部バス１に出力され，レジスタ３のデ
ータ（入力データ）が内部バス２に出力され，演算器41
でＯＲ動作が選択される。これにより，下位12ビットの
入力データの上に，３ビットのラベル・データがセット
された状態になり，これがレジスタ２に与えられる。

【００６７】レジスタ２の16ビット・データが内部バス
１に出力される。メンバーシップ関数メモリ44におい
て，内部バス１のこのデータをアドレスとして適合値デ
ータが読出され，メモリ・バッファ46にセットされる。

【００６８】適合値レジスタ内に記憶されている適合値
とメモリ・バッファ46に読出された適合値のＭＩＮ演算
が行なわれ，このＭＩＮ演算結果が適合値レジスタにス
トアされる（ステップ114 ）。

【００６９】メモリ・バッファ46のデータすなわち現在
行なっている条件部処理で求められた適合値が内部バス
１に，適合値レジスタ（たとえばレジスタ９）に記憶さ
れている適合値（１つのルールに属するサブルール間の
今までのＭＩＮ演算結果である適合値または初期設定さ
れた適合値ＦＦＦ）が内部バス２に出力される。演算器
41では減算が行なわれ内部バス１のデータから内部バス
２のデータが減算される。このとき演算器41の出力はど
こにも書込まれない。この減算により，内部バス１のデ
ータが内部バス２のデータより小さい場合は，アンダー
フローが生じてキャリ・フラグが立つ。また内部バス１
のデータの方が大きい場合はキャリ・フラグは立たな
い。

【００７０】次に再びメモリ・バッファ46から適合値デ
ータが内部バス１に出力される。内部バス２のデータを
０として演算器41でＯＲ演算が行なわれる。キャリ・フ
ラグが立っていれば書込み信号がレジスタに対して送ら
れ，演算器41の演算結果（メモリ・バッファの適合値）
がレジスタ９に書込まれ，キャリ・フラグが立っていな
い場合は，レジスタ９に対して書込み信号が発生せず，
演算結果はレジスタ９には書込まれず，レジスタ９のデ
ータはそのままに保持される。この処理より，メモリ・
バッファ46のデータの方がレジスタ９のデータよりも小
さい場合だけレジスタ９においてメモリ・バッファのデ
ータが書換えられ，ＭＩＮ演算が実行される。

【００７１】最後に，ルール・メモリ20内のカウンタ21
がインクレメントされ，次のルール・データが外部バス
に出力される（ステップ115 ）。

【００７２】図14は結論部33のプログラムにしたがう処
理手順を示している。

【００７３】この処理は，同一の出力変数（出力番号）
ついて，同一の後件部ラベルのルールが存在する場合
に，各ルールの前件部で得られたＭＩＮ演算結果を，同
一の出力番号，同一後件部ラベル間でＭＡＸ演算するも
のである。

【００７４】条件処理の結果であるＭＩＮ値がレジスタ
９に入っている。また，結論部の各出力番号，各ラベル
に対する結論合成値が，Ｉ／Ｏレジスタ群43内のＩ／Ｏ
レジスタに入っているものとする。たとえば，出力番号
０の結論合成値はラベルＮＬ〜ＰＬについてＩ／Ｏレジ
スタ10〜16に入っており，出力番号１の結論合成値はラ
ベルＮＬ〜ＰＬについてＩ／Ｏレジスタ20〜26に入って
いるものとする。この結論処理では，レジスタ９のＭＩ
Ｎ値と，対応するＩ／Ｏレジスタ上の結論合成値のＭＡ
Ｘ演算を行なう。

【００７５】まず，ルール・メモリ20から読出され，外
部バスに出力されているルール・データのうちの下位６
ビット（出力番号とラベル）がバス・バッファ47を介し
てレジスタ群42内の所定のレジスタに読込まれる（ステ
ップ121 ）。すなわち，レジスタ１に出力番号が，レジ
スタ２にラベルがそれぞれ格納される。次に，レジスタ
１のデータを左に３ビットシフトして，これにレジスタ
２のデータと，10とを加えて，その結果がレジスタ１に
格納される。レジスタ１のデータは，Ｉ／Ｏレジスタ群
43上の対応する結論合成値の入った番地（Ｉ／Ｏレジス
タ）を指すことになる。

【００７６】次に，レジスタ９のＭＩＮ演算結果と，上
記により指定されたＩ／Ｏレジスタに格納されている結
論合成値とのＭＡＸ演算が行なわれる（ステップ122
）。

【００７７】すなわち，レジスタ１のデータがＩ／Ｏレ
ジスタのアドレスとして出力される。これにより指定さ
れたＩ／Ｏレジスタのデータが内部バス１に出力され，
演算器41を通してレジスタ２に格納される。次に，レジ
スタ９のデータ（ＭＩＮ演算結果）が内部バス１に，レ
ジスタ２のデータが内部バス２にそれぞれ出力され，演
算器41で内部バス１のデータから内部バス２のデータの
減算が行なわれる。このとき，内部バス１のデータが内
部バス２のデータより小さい場合には，アンダー・フロ
ーが生じて，キャリ・フラグが立つ。逆に内部バス１の
データが内部バス２のデータより大きい場合には，キャ
リ・フラグが立たない。

【００７８】レジスタ１のデータが内部バス１に出力さ
れ，内部バス２に０が入れられて，演算器41でＯＲ処理
が行なわれる。このときキャリ・フラグが立っていなけ
れば演算器41の出力がレジスタ１に格納され，キャリ・
フラグが立っている場合には，書込み信号が出力されず
格納は行なわれない。

【００７９】以上の処理により，レジスタ９に格納され
ているＭＩＮ値と，Ｉ／Ｏレジスタ上の結論合成値との
ＭＡＸ演算が実行される。

【００８０】最後に，ルール・メモリ20内のカウンタ21
がインクレメントされ，次のルール・データが外部バス
に出力される。

【００８１】図15は確定値演算処理の手順を示してい
る。

【００８２】ルール・メモリ20から外部バスに出力され
ているルール・データ（図２に示す例ではアドレス６の
ルール・データ）のうちの下位６ビットをレジスタに読
込む（ステップ131 ）。このルール・データには確定処
理方式と出力番号とが含まれている。

【００８３】確定処理方式には最大高さ法や重心法があ
る。ここでは重心法が選択されるものとする（ステップ
132 ）。

【００８４】出力番号に対応して，７種類のラベルのそ
れぞれについて結論合成値がＩ／Ｏレジスタに格納され
ているので，各結論合成値にラベルによって定まる重み
を乗算し，この乗算結果を加算することにより分子が算
出される。また，結論合成値を加算することにより分母
が求まる（ステップ133 ）。

【００８５】算出された分子を分母で割ることにより確
定値が得られるので，この確定値が出力番号に対応する
Ｉ／Ｏレジスタに格納される（ステップ134）。

【００８６】最後に，ルール・メモリ20のカウンタ21が
インクレメントされ，最後のルール・データが外部バス
に出力される。

【００８７】図16は終了処理手順を示している。

【００８８】外部バスに出力されている最後のルール・
データにしたがって外部バスが解放されるとともに終了
信号が出力される（ステップ141 ，142 ）。

【００８９】終了信号はＣＰＵ10に送られるので，ＣＰ
Ｕ10はファジィ推論演算処理が終了したことを知り，Ｉ
／Ｏレジスタに格納されている確定値を外部バスを通し
て読取ることができる。

【００９０】

【発明の効果】この発明によると次の効果が得られる。

【００９１】１つのルールに使用できる条件処理，結論
処理の数に制限がなくなる。

【００９２】ファジィ・ルールの変更はルール・メモリ
の書換えだけで容易に対応できる。

【００９３】ルール・メモリには，必要なルールしか設
定されていないので，最小の時間で処理できる。

【００９４】条件処理または確定処理の処理アルゴリズ
ムを種々用意しておくと，同じハードウェアの構成で，
種々のファジィ演算または確定演算を行うことができ
る。

【００９５】ハードウェアが必要最低限のものだけで構
成されているので，低コスト化を実現できる。

【００９６】ルール・メモリに複数のルール群をセット
しておけば，処理開始時にどのルール群によって処理す
るかを指定することによって，１つの装置で複数の処理
が行える。

【００９７】

【図面の簡単な説明】

【図１】ファジィ演算処理装置の全体的構成を示すブロ
ック図である。

【図２】ルール・メモリの構成を示すものである。

【図３】ルール・データのフォーマットを示すものであ
る。

【図４】メンバーシップ関数の例を示すグラフである。

【図５】制御部の構成を示す機能ブロック図である。

【図６】制御部の一連の動作手順とルール・データとの
関連を示すフロー・チャートである。

【図７】演算部の構成を示すブロック図である。

【図８】演算器の周辺を示すブロック図である。

【図９】レジスタ群の周辺を示すブロック図である。

【図10】バス・バッファの周辺を示すブロック図であ
る。

【図11】メンバーシップ関数メモリの内容を示す図であ
る。

【図12】開始処理手順を示すフロー・チャートである。

【図13】条件部処理手順を示すフロー・チャートであ
る。

【図14】結論部処理手順を示すフロー・チャートであ
る。

【図15】確定値演算処理手順を示すフロー・チャートで
ある。

【図16】終了処理手順を示すフロー・チャートである。

【符号の説明】

10 ＣＰＵ 20 ルール・メモリ 30 制御部 40 演算部 42 レジスタ群 43 Ｉ／Ｏレジスタ群

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−144734（ＪＰ，Ａ) 稲葉則夫，「推論の高速処理をねらい専用ハードウェアの開発が進む」ＮＩＫＫＥＩＥＬＥＣＴＲＯＮＩＣＳ（1987．７）ｎｏ．426 ｐｐ．148− 152 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G05B 13/02 G05B 9/44 554

Claims

(57)【特許請求の範囲】

【請求項１】ルール・メモリと，制御部と，演算部と
から構成され，上記ルール・メモリには，それぞれが条件と結論とから
なる複数のファジィ・ルールの各ルールを条件の入力変
数または結論の出力変数のいずれか一つを含むように分
解したサブルールのそれぞれを表現するルール・データ
が，各ルールごとに条件のサブルール，結論のサブルー
ルの順序でストアされており，各ルール・データは，サ
ブルールの処理のための制御コードとサブルールに含ま
れる条件の入力変数または結論の出力変数を表わす変数
コードとメンバーシップ関数のラベルを表わすメンバー
シップ関数コードとからなり，上記制御部は，ルール・メモリから読出されたルール・
データの制御コードが与えられたときに，その与えられ
た制御コードに応じた制御信号を発生するものであり，上記演算部は，上記制御部から与えられる制御信号に応
答して，ルール・メモリから読出されたルール・データ
の変数コードおよびメンバーシップ関数コードにしたが
うファジィ推論演算を行なうものであり，上記演算部に，外部からアクセスされかつファジィ推論
に必要な入力データを記憶する記憶手段が設けられてい
る，ファジィ演算処理装置。
【請求項２】上記制御部が，制御コードを解読するデコーダと，このデコーダの出力信号によりそれぞれ起動され，ファ
ジィ・ルールの条件処理のためのプログラムを格納した
条件部，ファジィ・ルールの結論処理のためのプログラ
ムを格納した結論部，確定演算処理のためのプログラム
を格納した確定部，および終了処理を行ない終了信号を
発生するためのプログラムを格納した終了部と，外部から与えられる開始信号により起動される開始プロ
グラムを格納した開始部と，上記の各部から与えられる命令に応じて制御信号を発生
する制御信号発生回路と，からなる請求項１のファジィ演算処理装置。
【請求項３】上記制御部が，上記開始部，条件部，結
論部および確定部における処理の終了後に，次のルール
・データをルール・メモリから読出すための制御信号を
発生する，請求項２のファジィ演算処理装置。
【請求項４】上記演算部が，ファジィ推論処理のための各種演算を行なう演算器と，入力データを含む主要なデータを記憶する上記記憶手段
と，演算器から出力される一時的なデータを記憶する補助記
憶手段と，メンバーシップ関数コードと入力データが与えられたと
きに，それに対応する適合値を出力するメンバーシップ
関数メモリとを備え，上記演算器，記憶手段，補助記憶手段およびメンバーシ
ップ関数メモリが２本の内部バスによって接続されてい
る，請求項１のファジィ演算処理装置。
【請求項５】上記ルール・メモリ，制御部および演算
部が外部バスによりＣＰＵと接続され，ＣＰＵによって
少なくともファジィ演算処理の開始指令が与えられる，
請求項１のファジィ演算処理装置。
【請求項６】１つのルール群のルール・データの最後
に，処理終了を表わすデータが含まれ，このデータの読
出しに応答して制御部から終了信号が出力されＣＰＵに
与えられる，請求項５のファジィ演算処理装置。
【請求項７】上記ＣＰＵによって上記記憶手段へのア
クセス指令が与えられる，請求項５のファジィ演算処理
装置。