JP3211093B2 - ファジィ推論処理方法および装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はファジィ推論処理方法
および装置に関する。

【０００２】

【従来の技術】熟練した技術者や技能者のもつ，数式な
どによっては厳密に表わすことが困難ないわゆるノウハ
ウ，経験則と呼ばれるものを利用して意志決定，故障診
断を行なったり，非線形性の強い制御対象の自動制御を
行なう場合に，ファジィ推論処理が広く用いられるよう
になってきた。ファジィ推論処理は，ファジィ推論処理
専用のアーキテクチャをもつアナログもしくはディジタ
ル・プロセッサまたはファジィ演算が可能なようにプロ
グラムされた汎用ディジタル・コンピュータによって実
行される。

【０００３】ファジィ推論処理はいわゆるIf, thenルー
ルにしたがって実行される。If, thenルールの例を以下
に示す。

【０００４】 ルール１：If ｘ１＝ＰＬ and ｘ２＝ＰＬ and ｘ４＝ＰＬ， then ｙ１＝ＰＬ ルール２：If ｘ１＝ＰＬ and ｘ２＝ＰＭ， then ｙ１＝ＰＬ ……… ルールｉ：If ｘ１＝ＮＬ and ｘ３＝ＰＭ， then ｙ１＝ＺＲ

【０００５】ここでIf…，を前件部，then以降を後件部
という。ｘ１，ｘ２，ｘ３，ｘ４は入力変数，ｙ１は出
力変数である。ＰＬ，ＰＭ，ＮＬ，ＺＲ等はメンバーシ
ップ関数を表わす言語情報でラベルという。

【０００６】ファジィ推論演算は次のようにして実行さ
れる。

【０００７】まず前件部処理において，入力データの対
応するメンバーシップ関数に対する適合度が求められ
る。たとえばルール１において，入力変数ｘ１，ｘ２お
よびｘ４に関する入力データ（これらも符号ｘ１，ｘ２
およびｘ４で表わす）のメンバーシップ関数ＰＬに対す
る適合度ａ11，ａ12およびａ14がそれぞれ求められる。
適合度とは入力データをメンバーシップ関数に与えたと
きのメンバーシップ関数の値（関数値，またはグレー
ド）である。ルール１におけるこれらの適合度ａ11，ａ
12およびａ14間で所定の演算（この演算としてはＭＩＮ
演算が最も一般的に採用されている）が行なわれ，その
結果ａ１がルール１における適合度となる。

【０００８】同じようにして，ルール２において，入力
データｘ１のメンバーシップ関数ＰＬに対する適合度ａ
21，および入力データｘ２のメンバーシップ関数ＰＭに
対する適合度ａ22がそれぞれ求められる。これらの適合
度ａ21とａ22間での所定の演算（ＭＩＮ演算）結果がル
ール２の適合度ａ２となる。

【０００９】他のルールについても同じ演算処理により
ルールごとの適合度が求められる。

【００１０】後件部が同一である複数のルールがあるか
どうかがチェックされる。たとえばルール１とルール２
の後件部はいずれもｙ１＝ＰＬで同じである。このよう
な後件部が同一のルール間において，ルールの適合度間
の所定の演算（この演算としてはＭＡＸ演算が最も一般
的に採用されている）が行なわれ，最終的な適合度Ａ１
が得られる。

【００１１】後件部が同一である複数のルールがない場
合には各ルールの適合度がそのまま保持される。

【００１２】次に後件部処理に移る。後件部処理では，
先に得られた各ルールの適合度をそのルールの後件部に
記述されているメンバーシップ関数に作用させる処理が
行なわれる。たとえば，ルール１とルール２はともに後
件部がｙ１＝ＰＬである。ルール１とルール２における
適合度はＡ１であるので，この適合度Ａ１を後件部のメ
ンバーシップ関数ＰＬに作用させる（この演算として
は，適合度Ａ１とメンバーシップ関数ＰＬとのＭＩＮ演
算，すなわちトランケーションが広く行なわれてい
る）。また，ルールｉでは，ルールｉの前件部処理で得
られた適合度ａｉが後件部のメンバーシップ関数ＺＲに
作用させる処理が行なわれる。

【００１３】このようにして得られた後件部のメンバー
シップ関数のラベルごとの演算結果もまた一種のメンバ
ーシップ関数である。これらのメンバーシップ関数相互
間の演算（たとえばＭＡＸ演算）が行なわれて最終的な
推論結果が得られる。

【００１４】自動制御等の応用においては制御対象に与
える操作量を導出する必要がある。そこで，最終的な推
論結果を非ファジィ化（デファジファイ）する演算（こ
れを確定演算処理という）が行なわれる。この演算には
重心法，最大高さ法等がある。重心法は最終的な推論結
果の重心位置を算出し，この重心位置を最終出力とする
ものである。最大高さ法は，後件部処理後における後件
部のメンバーシップ関数のうちで最もグレードの大きい
メンバーシップ関数のラベルを決定するものである。こ
れは意志決定のためにファジィ推論を利用する場合によ
く行なわれる方法で，この場合には後件部のメンバーシ
ップ関数はシングルトンで表わされることが多い。

【００１５】

【発明が解決しよとする課題】一般に上述したような複
数のルールを記述する（設定する）順序に制約はない。
したがって，設計者は任意の順序でルールを作成，記述
またはプロセッサもしくはコンピュータに入力し設定す
る。そして，プロセッサまたはコンピュータ内において
は，上述した一連の処理，とくに前件部処理はルールの
記述（設定）された順序にしたがって実行される。

【００１６】したがって，設定された複数のルールに含
まれるすべての入力変数についての入力データがそろわ
ないとファジィ推論処理を開始することができない。プ
ロセッサまたはコンピュータは，ファジィ推論処理の開
始にあたってすべての入力データが入力されているかど
うかを確認していた。

【００１７】このような従来の方法によると，入力変数
の種類数が多い場合や，入力データの入力に時間がかか
るような場合には，ファジィ推論を開始するために長い
待ち時間が必要となってしまう。後者の場合の例として
は，メインＣＰＵ等の上位機器からファジィ・プロセッ
サに入力データをシリアル伝送する場合がある。

【００１８】いずれにしても，入力データの入力または
転送からファジィ推論処理開始までの時間（オーバーヘ
ッド）が長くかかり，全体的な処理効率が低下するとい
う問題がある。

【００１９】この発明は，全体的な処理効率の向上を図
ることを目的とする。

【００２０】

【課題を解決するための手段】この発明によるファジィ
推論処理方法は，複数のルールの前件部で用いられる入
力変数とメンバーシップ関数のラベルとのすべての組合
せについて，入力変数ごとに，ラベルについての所定の
順序で，入力変数とラベルとの対を現実に含むルールの
数を記憶するルール数エリアと，入力変数とラベルとの
対を現実に含むルールの番号を，上記ルール数エリアに
おいてルール数が記憶される対の順序で，記憶するルー
ル番号エリアと，複数のルールについて，ルール番号に
よって識別される複数の記憶場所を有する前件部演算値
記憶エリアとをメモリに設け，入力データが与えられて
いる一つの入力変数に関するすべての上記対について上
記ルール数エリアを参照して各対を現実に含むルールの
番号を上記ルール番号エリアから取得し，ルール番号ご
とに前件部処理を行い，その前件部処理結果をルール番
号に対応して上記前件部演算値記憶エリアに記憶し，次
いで，入力データが与えられている他の入力変数に関す
るすべての上記対について，入力変数ごとに，上記前件
部処理と前件部処理結果の記憶とを，繰返し実行するも
のである。

【００２１】この発明によるファジィ推論処理装置は，
複数のルールの前件部で用いられる入力変数とメンバー
シップ関数のラベルとのすべての組合せについて，入力
変数ごとに，ラベルについての所定の順序で，入力変数
とラベルとの対を現実に含むルールの数を記憶するルー
ル数エリアと，入力変数とラベルとの対を現実に含むル
ールの番号を，上記ルール数エリアにおいてルール数が
記憶される対の順序で，記憶するルール番号エリアと，
複数のルールについて，ルール番号によって識別される
複数の記憶場所を有する前件部演算値記憶エリアとを備
えたメモリ，入力データが与えられている一つの入力変
数に関するすべての上記対について上記ルール数エリア
を参照して各対を現実に含むルールの番号を上記ルール
番号エリアから取得し，ルール番号ごとに前件部処理を
行い，その前件部処理結果をルール番号に対応して上記
前件部演算値記憶エリアに記憶する前件部処理手段，お
よび上記前件部処理手段に，入力変数ごとに入力データ
を与えて上記前件部処理と前件部処理結果の記憶とを，
上記複数のルールのすべての入力変数について繰返し実
行するように制御する手段を備えているものである。

【００２２】

【００２３】

【００２４】

【００２５】この発明の前件部処理開始に関する一実施
態様においては，入力データが与えられたときに，その
入力データについての入力変数に関連するすべてのルー
ルについて前件部処理が実行される。

【００２６】この発明の他の実施態様においては，与え
られた入力データが記憶手段に一時記憶される。そし
て，上記記憶手段に記憶されている入力データが順次読
出され，読出された入力データについての入力変数に関
連するすべてのルールについての前件部処理が実行され
る。

【００２７】入力データが与えられたときに，割込処理
によってこの与えられた入力データを上記記憶手段に格
納するようにすることもできる。また，上記記憶手段を
ＦＩＦＯメモリにより実現し，入力データを与えられた
順序でＦＩＦＯメモリに記憶し，かつ与えられた順序に
したがってＦＩＦＯメモリから入力データを読出すよう
にしてもよい。

【００２８】上記前件部処理は，入力変数と対を構成す
るメンバーシップ関数に対する入力データの適合度を算
出し，ルールの前件部ごとに，その前件部に含まれる入
力変数についての既に算出された適合度間で所定の演算
（たとえばＭＩＮ演算）を行なうものである。

【００２９】すべての入力変数についての前件部処理が
終了したのち，後件部が同一のルール間において，前件
部処理結果に所定の演算（たとえばＭＡＸ演算）が施さ
れる。

【００３０】入力データにその入力データの入力変数を
示すコードを付加して与え，このコードを判定し，この
コードによって示される入力変数についての前件部処理
を行うようにすることもできる。このようにすることに
より，入力データを任意の順序で与えることができるよ
うになる。

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【作用】入力変数とメンバーシップ関数のラベルとのす
べての組合せによって生成される対が入力変数ごとに，
ラベルについての所定の順序に順序づけられている。

【００３６】設定される複数のルールにおいて，上記の
各対をその前件部に現実に含むルールの数が，上記のす
べての組合せによって生成される対について，メモリの
ルール数エリアの上記の順序にしたがうアドレスに記憶
される。

【００３７】設定される複数のルールに現実に含まれる
上記の各対について，それらの対を現実に含むルールの
番号が，メモリのルール番号エリアの上記の順序にした
がうアドレスに記憶される。

【００３８】入力データが与えられたときに，または既
に与えられており記憶手段に記憶されている入力データ
を読出して，この入力データの入力変数に関するすべて
の上記対について上記ルール数エリアを参照して各対を
現実に含むルールの番号を上記ルール番号エリアから取
得し，ルール番号ごとに前件部処理を行い，その前件部
処理結果をルール番号に対応して前件部演算値記憶エリ
アに記憶する処理が実行される。

【００３９】一つの入力変数に関連するすべての上記対
についての前件部処理が終了すると，次に他の入力変数
に関連するすべての上記対について，入力変数ごとに，
上記前件部処理と前件部処理結果の記憶とが，繰返し実
行され，最終的に，複数のルールのすべてについて前件
部処理が終了する。

【００４０】

【発明の効果】

【００４１】この発明によると，ファジィ推論演算処理
における前件部処理が入力変数ごとに実行されるので，
入力データが順次転送されてくる場合には，１つの入力
データの転送が終了すれば，次のデータが転送されてい
る間に，既に転送されてきた入力データについての前件
部処理を実行することができる。したがって，すべての
入力データの転送終了を待つ必要がなく，転送オーバー
ヘッドを緩和することができる。

【００４２】また，入力データの発生に周期性が無いよ
うな場合には，入力済のデータから処理を進めることが
できるので，データ待ち時間を有効に利用することがで
きる。

【００４３】さらに，入力データを要求した時点からそ
の要求した入力データが実際に得られるまでの時間が入
力データの種類（入力変数）によって異なったり，一定
していないような場合，入力データの発生の順序が一定
していないような場合には，入力データにその入力変数
を示すコードを付加して与えることにより，入力データ
が得られる順序にしたがって入力データの転送，推論処
理を実行していくことが可能となる。

【００４４】以上のようにしてこの発明によると，ファ
ジィ推論処理全体を効率よく行なうことができるように
なる。

【００４５】さらにこの発明によると，メモリには最小
限の情報ですべてのルールを記述するデータが格納され
ているので，ルールを格納するメモリ容量，および演算
の途中で用いるデータの一時記憶領域の容量を最小限に
することができる。また，不必要な処理がスキップされ
るので，推論処理時間の短縮を図ることができる。

【００４６】

【実施例】この発明の実施例の説明の前に，先願発明
（平成３年５月15日出願「ファジィ推論処理方法および
装置」整理番号９０１９４）に開示された一つの実施例
について図１から図５を参照して説明しておく。

【００４７】図１はファジィ推論処理装置の構成を示し
ている。このファジィ推論処理装置はファジィ推論処理
をソフトウエアで実行するものである。もっともこの発
明によるファジィ推論処理装置には，ファジィ推論処理
が可能なようにプログラムされた汎用プロセッサのみな
らず，ファジィ推論処理専用のアーキテクチャをもつプ
ロセッサも含まれるのはいうまでもない。

【００４８】入力データはシリアル伝送路を経て外部の
機器または装置（ホストＣＰＵなど）からファジィ推論
処理装置に与えられる。後述するように入力データが与
えられる順序はあらかじめ定められている。

【００４９】ファジィ推論処理装置は，ファジィ推論処
理，データ伝送制御等を実行するＣＰＵ10を備え，この
ＣＰＵ10には，ＲＡＭ11，ＲＯＭ12およびバッファ（メ
モリ）14が各種バスを介して接続されている。

【００５０】ファジィ推論処理装置には，入力データを
受信するためにシリアル伝送インターフェイス13が設け
られている。このインターフェイス13はシリアル伝送ラ
インに接続されている。１つの入力変数に関する入力デ
ータを受信すると，インターフェイス13から受信完了信
号がＣＰＵ10に与えられる。受信された入力データはバ
ッファ14に一時的に記憶される。

【００５１】ＲＡＭ11には，あらかじめ設定された複数
のルール，複数のメンバーシップ関数等が記憶されてい
る。ＲＡＭ11にはさらに，演算処理に必要な各種データ
を記憶するエリア，および演算処理のためのワーク・エ
リアが設けられている。ＲＯＭ12はＣＰＵ10が実行する
ファジィ推論実行プログラム，データ伝送制御プログラ
ム等を格納している。

【００５２】図２はＲＡＭ11に設けられている各種エリ
アを図式的に示すものである。ＲＡＭ11内には，適合度
エリア，ＭＩＮレジスタとして用いられるエリア，設定
されたルールを記憶するルール・メモリ・エリア，設定
されたメンバーシップ関数（ＭＦ）を記憶するＭＦメモ
リ・エリア，ワーク・エリア等が設けられている。

【００５３】一入力変数について最大７種類（７ラベ
ル）のメンバーシップ関数が用いられるものとする。こ
れらのメンバーシップ関数のラベルを，ＰＬ，ＰＭ，Ｐ
Ｓ，ＺＲ，ＮＳ，ＮＭおよびＮＬとする。ＰＬ（Positi
ve Large）は正に大きい，ＰＭ（Positive Medium ）は
正に中位，ＰＳ（Positive Small）は正に小さい，ＺＲ
（Zero）はほぼ零，ＮＳ（Negative Small）は負に小さ
い，ＮＭ（Negative Medium ）は負に中位，ＮＬ（Nega
tive Large）は負に大きいをそれぞれ表わす。７ラベル
のメンバーシップ関数を入，出力変数ごとに設定しても
よいし，いくつかのまたはすべての入，出力変数でメン
バーシップ関数を共用することもできる。

【００５４】適合度エリアは，前件部処理の対象となっ
ている入力変数の入力データの７ラベルのメンバーシッ
プ関数に対する適合度（入力データをメンバーシップ関
数に与えたときに得られる関数値またはグレード）を一
時的に記憶するものである。

【００５５】設定されたルールの数をｍｘとする。ＭＩ
Ｎレジスタはルールごとに，その前件部処理において得
られる適合度のＭＩＮ演算結果を記憶するものである。

【００５６】図３はＲＡＭ11のルール・メモリ・エリア
に設定されたルールの例を示している。10個のルールが
例示されている。ｘ１，ｘ２，ｘ３およびｘ４が入力変
数である。ｙ１は出力変数である。入，出力変数の数は
もちろん任意である。これらのルールにおいて，メンバ
ーシップ関数が組合されていない入力変数についてはそ
の旨を示すコードＳが組合されている。

【００５７】図４はＣＰＵ10によって行なわれるファジ
ィ推論処理の手順を示している。入力データは，入力変
数ｘ１，ｘ２，ｘ３，ｘ４の順に転送されてくることが
前提となっている。

【００５８】まず，ＲＡＭ11内のすべてのＭＩＮレジス
タが初期化される（ステップ31）。この初期化処理では
適合度の最大値，すなわち１が全ＭＩＮレジスタにセッ
トされる。

【００５９】続いて入力変数番号を指示するカウンタの
値ｎが１にセットされる（ステップ32）。入力変数ｘ
１，ｘ２，ｘ３およびｘ４の入力変数番号をそれぞれ
１，２，３および４とする。

【００６０】シリアル伝送インターフェイス13が第１番
目の入力変数ｘ１についての入力データを受信するまで
待つ。その入力データを受信するとインターフェイス13
からＣＰＵ10に対して受信完了信号が与えられるととも
に，受信した入力データはバッファ14に記憶される（ス
テップ33）。

【００６１】受信した入力データの入力変数について設
定されたすべてのメンバーシップ関数ＰＬ〜ＮＬに対す
る入力データの適合度が求められ，得られた適合度がメ
ンバーシップ関数のラベルに対応してＲＡＭ11内の適合
度エリアに記憶される（ステップ34）。

【００６２】ルール番号を示すカウンタの値ｍが１に初
期化される（ステップ35）。

【００６３】ルール・メモリ・エリアが参照され，ルー
ルｍにおける入力変数ｘｎに組合されたメンバーシップ
関数のラベルがコードＳであるかどうかがチェックされ
る（ステップ37）。入力変数ｘｎにコードＳが組合され
ている場合にはその入力変数について次に述べる前件部
処理を行なう必要はない。

【００６４】ルールｍにおける入力変数ｘｎに組合され
たメンバーシップ関数のラベルがコードＳ以外，すなわ
ちＰＬ〜ＮＬのいずれか１つであれば，適合度エリアか
らそのラベルに対応する適合度が読出され（ステップ3
8），この適合度がそのルールｍについてのＭＩＮレジ
スタに設定されている適合度よりも小さいかどうかが判
定される（ＭＩＮ演算）（ステップ39）。第１番目の入
力変数ｘ１の場合には，ＭＩＮレジスタは上記のように
最大値１をセットすることにより初期化されているか
ら，読出された適合度が１以外であればステップ39の判
定は常にＹＥＳとなる。ステップ39でＹＥＳとなれば，
適合度エリアから読出された適合度がＭＩＮレジスタに
記憶され，ＭＩＮレジスタの内容が更新される（ステッ
プ40）。このようにして，各入力変数についての処理ご
とに，その入力変数が関連するルールの適合度のＭＩＮ
演算が行なわれ，そのルールにおける適合度の最小値が
求められていく。

【００６５】ルール番号を表わすカウンタの値ｍが１ず
つインクレメントされることにより，上述したステップ
36〜40の前件部処理がルールごとに繰返されていく（ス
テップ41，42）。

【００６６】上記カウンタの値ｍがｍｘ＋１になるとす
べてのルールについての上記前件部処理が終了したこと
になり，入力変数番号を示すカウンタｎが１つインクレ
メントされ，次の入力変数が指示され（ステップ43），
次の入力変数の入力データの受信を待つことになる（ス
テップ44）。

【００６７】このようにして，入力データが受信される
毎に受信した入力データの入力変数に関する前件部処理
が行なわれるので，図５に示すように，次の入力データ
の転送中に，先に受信した入力データについての前件部
処理を実行することができる。このためデータ転送に長
い時間を要する場合でも待ち時間を削減して全体の処理
効率を向上させることが可能となる。図５において入力
ｘＥデータは最後の入力データを意味し，この実施例の
入力変数ｘ４の入力データに対応する。

【００６８】最後の入力変数ｘ４についての前件部処理
が終了すると（ステップ44），後件部が同一であるルー
ルが存在するかどうかがチェックされる。たとえば図３
に示すルール１とルール２はともに後件部がｙ１＝ＰＬ
で同一である。ルール４とルール５は後件部がｙ１＝Ｐ
Ｓで同一である。またルール６とルール８は後件部がｙ
１＝ＺＲで同一である。このように後件部が同一である
ルール間において，各ルールで得られた適合度のＭＡＸ
演算が行なわれ，このＭＡＸ演算結果がその後件部のメ
ンバーシップ関数のラベルに作用させるべきものとして
記憶される（ステップ45）。たとえば，ルール１の前件
部処理で得られた適合度をａ１（上述のＭＩＮ演算結
果，すなわちＭＩＮレジスタに記憶されている適合
度），ルール２の適合度をａ２とする。これらの適合度
ａ１とａ２のＭＡＸ演算が行なわれ，その結果，Ａ１＝
ａ１またはａ２のいずれか大きい方，が後件部のメンバ
ーシップ関数ＰＬに作用させるべきものとして保存され
る。

【００６９】このようにして，後件部のメンバーシップ
関数に作用させるべき適合度（上記のＭＡＸ演算結果，
または同一の後件部をもつルールが２つ以上存在しない
場合にはルールごとの適合度）が得られると，これらの
適合度を対応する後件部メンバーシップ関数に作用させ
（ＭＩＮ演算，またはトランケーション），得られたメ
ンバーシップ関数相互のＭＡＸ演算が実行される。これ
が後件部演算処理である（ステップ46）。

【００７０】最後に，後件部演算処理結果に対する非フ
ァジィ化処理により，出力変数についての確定した出力
データが得られる（ステップ47）。この出力データはシ
リアル伝送インターフェイス13から他の機器，装置等に
伝送される。

【００７１】上述した先願発明の実施例では，各ルール
の前件部にすべての入力変数が含まれており，メンバー
シップ関数が組合されない入力変数についてはメンバー
シップ関数のラベルに代えて特別なコードＳが組合され
ている。したがってルールに関与しない入力変数につい
ての記述も各ルールに含まれるので，ルール・データの
容量が増大する。

【００７２】また，図４ステップ34において，すべての
メンバーシップ関数に対する適合度が算出され，ＲＡＭ
11の適合度エリアに格納されている。

【００７３】図３に示すルール群のように，入力変数ｘ
１についてはＰＬ〜ＮＬの７種類のメンバーシップ関数
が組合されているが，入力変数ｘ２については５種類
の，入力変数ｘ３．ｘ４についてはそれぞれ４種類のメ
ンバーシップ関数のみが組合されている。それにもかか
わらず上述した先願発明の実施例ではすべてのメンバー
シップ関数に対する適合度が算出されているので，不必
要な演算が行われているとともに，適合度エリアには７
種類のメンバーシップ関数に関する適合度を記憶する場
所が必ず必要となる。

【００７４】この発明はルール・メモリ・エリアの容量
および適合度エリアの容量を可及的に少なくするととも
に，無駄な適合度演算を省こうとするものである。

【００７５】以下にこの発明の実施例について説明す
る。

【００７６】この発明の実施例においては，図１に示す
ファジィ推論処理装置の構成がそのままあてはまる。ま
た，図２に示すＲＡＭ11の内容に関しては，この発明で
は適合度エリアが１つのメンバーシップ関数についての
適合度を記憶する容量があれば充分であること，および
ルール・メモリ・エリアの内容が異なることを除いて，
先願発明の構成がそのままあてはまる。図５に示すファ
ジィ推論処理の流れもそのまま利用できる。

【００７７】図６は，図３に示す10個のルールについ
て，入力変数とラベルとの対（入力ｘ１−ＰＬ，入力ｘ
１−ＰＭなど）とルールとの関係を示すものである。ル
ールの記述においては図６に示す関係のみが記述されて
いれば充分である。

【００７８】この発明の実施例においては，図６に示す
ような入力変数とラベルとの対とルールとの関係を設定
するために，ＲＡＭ11には図７に示すようなルール数エ
リアと図８に示すようなルール番号エリアとが設けられ
ている。

【００７９】説明を簡単にするために図３に示す10個の
ルールを例にとって説明する。入力変数の数は４，出力
変数の数は１とする。またラベルの数は７とする。

【００８０】４種類の入力変数ｘ１，ｘ２，ｘ３，ｘ４
と７種類のラベルＰＬ，ＰＭ，ＰＳ，ＺＲ，ＮＳ，Ｎ
Ｍ，ＮＬとのすべての組合せの数は28である。これらの
28個の組合せ（入力変数とラベルとの対）が一定の順序
で順序付けられている。この実施例では，入力変数につ
いてはｘ１，ｘ２，ｘ３，ｘ４の順で，ラベルについて
はＰＬ，ＰＭ，ＰＳ，ＺＲ，ＮＳ，ＮＭ，ＮＬの順であ
り，入力変数の方がラベルよりも優先するものとする。
したがって，この対の順序は，図７に示されているよう
に，入力ｘ１−ＰＬ，入力ｘ１−ＰＭ，入力ｘ１−Ｐ
Ｓ，入力ｘ１−ＺＲ，入力ｘ１−ＮＳ，入力ｘ１−Ｎ
Ｍ，入力ｘ１−ＮＬ，入力ｘ２−ＰＬ，入力ｘ２−Ｐ
Ｍ，入力ｘ２−ＰＳ，入力ｘ２−ＺＲ，入力ｘ２−Ｎ
Ｓ，入力ｘ２−ＮＭ，入力ｘ２−ＮＬ，入力ｘ３−Ｐ
Ｌ，入力ｘ３−ＰＭ，入力ｘ３−ＰＳ，…，入力ｘ４−
ＮＭ，入力ｘ４−ＮＬとなる。

【００８１】図７に示すルール数エリアにおいては，こ
のような入力変数とラベルとの対に１ワード（たとえば
８ビットまたは４ビット）分の記憶場所が上記の順序と
連続アドレスの順序を一致させて割当てられている。ル
ール数エリアの先頭アドレスをＬＡとする。したがっ
て，入力ｘ１−ＰＬ，入力ｘ２−ＰＬ，入力ｘ３−ＰＬ
および入力ｘ４−ＰＬのアドレスはそれぞれ，ＬＡ＋
０，ＬＡ＋７，ＬＡ＋14およびＬＡ＋21となる。すなわ
ち，各入力変数の先頭の記憶場所のアドレスは，ＬＡに
７の倍数を加算することにより求められる。

【００８２】このようなルール数エリアの各記憶場所に
は，対応する入力変数とラベルとの対を実際に前件部に
含むルールの数が記憶されている。たとえば，入力ｘ１
−ＰＬの対はルール１とルール２の前件部にそれぞれ含
まれているので，アドレスＬＡの記憶場所にはルール数
として２が記憶されている。入力ｘ１−ＰＭの対はルー
ル３とルール７の前件部にそれぞれ含まれているので，
アドレスＬＡ＋１の記憶場所にはルール数として２が記
憶されている。入力ｘ１−ＰＳの対はルール10の前件部
にのみ含まれているのでアドレスＬＡ＋２の記憶場所に
はルール数として１が記憶されている。入力ｘ２−ＮＳ
の対はどのルールにも含まれていないので，アドレスＬ
Ａ＋11の記憶場所にはルール数として０が記憶されてい
る。図７に（ ）で示す数字がこの実施例におけるルー
ル数である。

【００８３】ルール数エリアの記憶容量は，（入力変数
の数）×（ラベルの数）ワード（この実施例では，４×
７＝28ワード）で足りることになる。

【００８４】図８に示すルール番号エリアの各記憶場所
（１ワード＝８または４ビット）にも連続アドレスが付
されており，その先頭アドレスをＲＵとする。設定され
るルールの前件部に現実に含まれるすべての入力変数と
ラベルとの対（重複してもよい）を含むルールの番号
が，上述した対の順序とアドレスの順序とを一致させて
ルール番号エリアの各記憶場所に記憶されている。

【００８５】たとえば，入力変数ｘ１−ＰＬの対は上述
のように２つのルールに含まれており（ルール数＝
２），そのルールはルール１とルール２である。したが
ってアドレスＲＵ＋０とＲＵ＋１の記憶場所にはそれぞ
れルール番号として１と２が記憶されている。同じよう
に入力ｘ１−ＰＭの対は２つのルールに含まれる（ルー
ル数＝２），そのルールはルール３と７である。したが
って，アドレスＲＵ＋２，ＲＵ＋３の記憶場所にはルー
ル番号として３，７がそれぞれ記憶されている。入力ｘ
１−ＰＳの対は１つのルール10にのみ含まれているの
で，アドレスＲＵ＋４の記憶場所にはルール番号10が記
憶されている。入力ｘ２−ＮＳの対を含むルールは存在
しないので，入力ｘ２−ＮＳの対に関するルール番号の
記憶はない。図８に（ ）で示す数字がこの実施例のル
ール番号である。

【００８６】ルール番号記憶エリアの容量は，（全ルー
ル数）×（入力変数の数）ワード以下で済む。この実施
例では10×４＝40ワード以下であり，実際には23ワード
で足りる。

【００８７】ＲＡＭ11のルール・メモリ・エリアにはさ
らに設定されたルールの後件部を記述するデータが記憶
されている。このデータは，出力変数とラベルとルール
番号との関係を表わすものであればよい。

【００８８】ＲＡＭ11の適合度エリアは上述のように１
つの適合度データを記憶する容量があればよい。すなわ
ち１ワードの容量で足りる。

【００８９】このようにして，ＲＡＭのルール・メモリ
・エリアおよび適合度エリアは最小限の容量で足りるこ
とになる。

【００９０】図９はＣＰＵ10によって実行されるファジ
ィ推論処理の手順を示している。この図において，図４
に示すものと同一処理については同一ステップ番号を付
し重複説明を省く。ここでも入力変数番号の順番に入力
データが転送されてくるものとする。

【００９１】全ＭＩＮレジスタが初期化されたのち（ス
テップ31），入力変数番号を指示するカウンタｎの値が
１に初期化され，かつルール番号エリアの相対アドレス
（ＲＵを除くアドレス）を示すアドレス・カウンタの値
ａｄが０に初期化される（ステップ51）。

【００９２】さらに，ルール数エリアの相対アドレス
（ＬＡを除くアドレス）を示すアドレス・カウンタの値
ｉが０に初期化される（ステップ52）。

【００９３】第１番目の入力変数ｘ１についての入力デ
ータが受理されると（ステップ33），この入力データは
バッファ14からＲＡＭ11のワーク・エリアに転送される
（ステップ53）。

【００９４】まずルール数エリアが参照される。アドレ
スＬＡ＋ｉ（最初はｉ＝０であるからアドレスＬＡ）で
指定されるルール数エリアの記憶場所に記憶されている
ルール数（アドレスＬＡの記憶場所のルール数は２）が
ルール数カウンタにセットされる（ステップ54）。

【００９５】このルール数カウンタにセットされた値が
０であれば（ステップ55）（たとえば上述したアドレス
ＬＡ＋11の記憶場所のように記憶されているルール数が
０の場合），その入力変数とラベルとの対はルールには
存在しないのであるから以下のステップ56〜59の処理は
スキップされる。このようにして無駄な処理が省かれ
る。

【００９６】ルール数カウンタの値が０でなければ（ス
テップ55），そのアドレスＬＡ＋ｉによって定まる入力
変数とラベルとの対に関して（上述のようにルール数エ
リアのアドレスと対とは１対１に対応している）受信し
た入力データのメンバーシップ関数に対する適合度が算
出される（ステップ56）。たとえば，ｉ＝０の場合に
は，入力変数ｘ１の入力データのメンバーシップ関数Ｐ
Ｌに対する適合度が求められ，適合度エリアに記憶され
る。

【００９７】続いてルール番号エリアが参照される。ア
ドレスＲＵ＋ａｄによって指定されるルール番号エリア
内の記憶場所に記憶されているルール番号（ａｄ＝０の
場合にはアドレスＲＵの記憶場所に記憶されているルー
ル番号は１である）が読出され，このルール番号のＭＩ
Ｎレジスタに格納されている適合度が読出される（ステ
ップ57）。

【００９８】ステップ56で算出された適合度とステップ
57でＭＩＮレジスタから読出された適合度とが比較さ
れ，算出された適合度の方が小さければこの算出された
適合度が該当するＭＩＮレジスタに記憶され，適合度が
更新される（ステップ39，40）。

【００９９】ルール番号エリアの相対アドレスを示すカ
ウンタの値ａｄが１インクレメントされ，ルール数カウ
ンタが１デクレメントされる（ステップ58）。

【０１００】ルール数カウンタの値が０になるまで，ス
テップ57〜58の処理が繰返される（ステップ59）。すな
わち，与えられた入力データを用いて１つの入力変数と
ラベルとの対について算出された適合度が，その対を含
むルール（このルールの番号はルール番号エリアに記憶
されている）の適合度と順次比較され，適合度の更新が
行われる。

【０１０１】ルール数カウンタの値が０になれば１つの
対についての処理が終了したのであるから，再びルール
数エリアの次の記憶場所を参照するためにルール数エリ
アの相対アドレスを示すカウンタの値ｉが１インクレメ
ントされる（ステップ60）。

【０１０２】１つの入力変数について７種類のラベルが
組合されているので，ステップ54〜60の処理は７回繰返
される。カウンタの値ｉが７の倍数になれば（ステップ
61），次の入力変数についての処理に進むために入力変
数番号を示すカウンタｎの値がインクレメントされ，ス
テップ33に戻り，次の入力データの受信を待つことにな
る。

【０１０３】すべての入力変数について上述した処理が
終了すると（ステップ63）（この実施例では入力変数の
数は４であるから，カウンタの値ｎが４を超えると），
上述したＭＡＸ演算，後件部処理および確定演算処理が
行われる（ステップ45〜47）。

【０１０４】上述した実施例においては，入力データが
入力変数についてあらかじめ定められた順序で転送され
てくることが前提となっている。入力データを任意の順
番で転送することができるようにすることもできる。

【０１０５】図10に示すように，入力データにはその入
力データの入力変数を示す入力変数番号が付加された形
態で入力データが伝送される。たとえば入力データは８
ビット，入力変数番号は８ビットで構成される。

【０１０６】入力データとともに与えられた入力変数番
号によってルール数エリアのその入力変数に関係する対
の記憶場所がアクセスされる。具体的には図９におい
て，ルール数エリアの相対アドレスを示すカウンタの値
ｉを，入力データを受信したときにそれに付随するルー
ル変数番号を用いてプリセットすればよい。たとえば，
入力変数ｘ１のときにはｉ＝０，入力変数ｘ２のときに
はｉ＝７，入力変数ｘ３のときにはｉ＝14，入力変数ｘ
４のときにはｉ＝21とすればよい。図９においてステッ
プ52の初期化処理は不要となる。

【０１０７】すべての入力変数についての前件部処理が
終了したかどうかを判断するために図11に示すような処
理済フラグ・エリアがＲＡＭ11に設けられる。

【０１０８】処理済フラグ・エリアは，入力変数に対応
して処理済フラグを記憶するものである。処理済フラグ
は０に初期リセットされ，入力変数に関する前件部処理
が終了したときに，図９のステップ62の処理に代えて，
１にセットされる。図９のステップ63の判断に代えて，
すべての入力変数について処理済フラグが１にセットさ
れていることを確認した上で，同一後件部間における適
合度のＭＡＸ演算処理（ステップ45）に進むことにな
る。

【０１０９】以上のようにして，図12に示すように，任
意の順序で入力データが与えられても，次の入力データ
の転送中に，先に与えられた入力データに関する前件部
処理が可能となる。

【０１１０】上述した実施例においては，図５および図
12からも分るように，先に受信した入力データに関する
前件部処理を次に転送されてくる入力データの転送終了
までの短い時間の間に完了するということが前提となっ
ている。

【０１１１】ルールの数が多くて１つの入力変数に関す
る前件部処理のために比較的長い時間を要する場合や，
入力データの転送速度が比較的速い場合には，先に受信
した入力データの入力変数に関する前件部処理の実行最
中に，次の入力データの受信が完了してしまうという事
態が生じる。場合によっては，先行する入力データの前
件部処理中に後続する２つ以上の入力データが受信され
るということもありうる。

【０１１２】後続して受信される入力データを一時的に
記憶することにより，このような事態に対処することが
できる。

【０１１３】後続する入力データを一時的に記憶する方
法には２つある。

【０１１４】その１つは，入力データの受信完了信号を
トリガとして割込処理により受信した入力データをＲＡ
Ｍ等のメモリに一時記憶するものである。

【０１１５】図13に示すように，入力変数ｘ１の入力デ
ータ（入力変数番号を含む場合もある）を受信したのち
この入力変数ｘ１についての前件部処理が行なわれる。
この前件部処理の実行中に次の入力変数ｘ２の入力デー
タを受信したときには，入力変数ｘ１についての前件部
処理が一時中断され，受信した入力変数ｘ２の入力デー
タのＲＡＭ11への格納処理（割込処理）が行なわれる。
そして，入力変数ｘ２の入力データのＲＡＭ11への格納
が終了すると再び入力変数ｘ２についての前件部処理が
再開される。他の入力変数の前件部処理中に，さらに他
の入力変数についての入力データを受信したときにも同
様である。図９のステップ33の処理は受信しかつＲＡＭ
11に格納した入力データがあるかどうかをチェックする
処理に置きかえられる。

【０１１６】後続する入力データを一時的に記憶するた
めの第２の方法は，ＦＩＦＯ(FirstIn First Out)メモ
リを利用するものである。

【０１１７】シリアル伝送インターフェイス13によって
受信された入力データ（入力データに付加された入力変
数番号を含む場合もある）は受信した順序でＦＩＦＯメ
モリに記憶される。

【０１１８】ＣＰＵ10は各入力変数についての前件部処
理終了ごとに，図９ステップ33の処理に代えて，ＦＩＦ
Ｏメモリを参照して，次に処理すべき入力データがこの
ＦＩＦＯメモリに一時記憶されているかどうかをチェッ
クする。そして，記憶されていれば，受信の順序に入力
データをＦＩＦＯメモリから読出してその入力データに
ついての前件部処理を実行し，記憶されていなければ入
力データの受信を待つことになる。

【０１１９】図14に示すように，第１番目の入力変数ｘ
１についての入力データを受信したのちは，ＦＩＦＯメ
モリに次に処理すべき入力データがある限り，連続的に
入力変数ごとの前件部処理が行なわれていくことにな
る。

【０１２０】上記実施例において，ルール数エリアを省
略することも可能である。この場合には，ルール番号エ
リアの入力変数ごとにグループ化された記憶場所の先頭
アドレスと入力変数との対応関係を示すテーブルを設け
ておいて，入力変数番号によってルール番号エリアをア
クセスできるようにしておく。また，同一の対（入力変
数とラベルとの対）ごとにグループ化された記憶場所相
互を区別できるように，これらのグループ化された記憶
場所の最後にエンド・コードを記憶しておくとよい。

【０１２１】また，図７に示すルール数エリアにおい
て，入力変数ごとにグループ化された記憶場所の先頭ア
ドレスと入力変数番号との対応関係を示すテーブルを設
けておけば，ルール数を表わすデータを入力変数番号順
に配列しなくてもよい。

【図面の簡単な説明】

【図１】先願発明の実施例のファジィ推論処理装置の構
成を示すブロック図である。

【図２】ＲＡＭの内容を示す。

【図３】ＲＡＭに記憶されているルール・データを示
す。

【図４】先願発明の実施例によるファジィ推論処理手順
を示すフロー・チャートである。

【図５】先願発明の実施例にしたがう処理の流れを示
す。

【図６】入力変数とラベルとの対とルール番号との関係
を示すダイアグラムである。

【図７】ルール数エリアを示す。

【図８】ルール番号エリアを示す。

【図９】この発明の実施例によるファジィ推論処理手順
を示すフロー・チャートである。

【図１０】入力変数番号を伴う入力データのフォーマッ
トを示す。

【図１１】処理済フラグ・エリアを示す。

【図１２】任意の順序で入力データが与えられたときの
処理の流れを示す。

【図１３】入力データを割込処理により記憶する場合の
処理の流れを示す。

【図１４】ＦＩＦＯを用いて入力データを格納する場合
の処理の流れを示す。

【符号の説明】

10 ＣＰＵ 11 ＲＡＭ 12 ＲＯＭ 13 シリアル伝送インターフェイス 14 バッファ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−291023（ＪＰ，Ａ) 特開 平２−272636（ＪＰ，Ａ) 特開 昭63−41926（ＪＰ，Ａ) 遠藤・石井著、”ファジイエキスパー トシステム構築シェル”、情報処理、Ｖ ｏｌ．30，Ｎｏ．８（1989年）ｐ．948 −956 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/06 - 9/45 G06N 3/00 - 7/06 G05B 13/02

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】 複数のルールの前件部で用いられる入力
   変数とメンバーシップ関数のラベルとのすべての組合せ
   について，入力変数ごとに，ラベルについての所定の順
   序で，入力変数とラベルとの対を現実に含むルールの数
   を記憶するルール数エリアと， 入力変数とラベルとの対を現実に含むルールの番号を，
   上記ルール数エリアにおいてルール数が記憶される対の
   順序で，記憶するルール番号エリアと， 複数のルールについて，ルール番号によって識別される
   複数の記憶場所を有する前件部演算値記憶エリアとをメ
   モリに設け， 入力データが与えられている一つの入力変数に関するす
   べての上記対について上記ルール数エリアを参照して各
   対を現実に含むルールの番号を上記ルール番号エリアか
   ら取得し，ルール番号ごとに前件部処理を行い，その前
   件部処理結果をルール番号に対応して上記前件部演算値
   記憶エリアに記憶し，次いで，入力データが与えられて
   いる他の入力変数に関するすべての上記対について，入
   力変数ごとに，上記前件部処理と前件部処理結果の記憶
   とを，繰返し実行する， ファジィ推論処理方法。
2. 【請求項２】 入力データが与えられたことに応答し
   て，その与えられた入力データについての入力変数に関
   連する上記前件部処理と前件部処理結果の記憶とを実行
   する，請求項１に記載のファジィ推論処理方法。
3. 【請求項３】 与えられた入力データを記憶手段に一時
   記憶しておき，上記記憶手段に記憶されている入力デー
   タを順次読出して読出した入力データについての入力変
   数に関連する上記前件部処理と前件部処理結果の記憶と
   を実行する，請求項１に記載のファジィ推論処理方法。
4. 【請求項４】 上記前件部処理が，入力変数と対を構成
   するメンバーシップ関数に対する入力データの適合度を
   算出し，ルールごとに，その前件部に含まれる入力変数
   について既に算出され上記前件部演算値記憶エリアに記
   憶されている適合度との間で所定の演算を行うものであ
   る，請求項１に記載のファジィ推論処理方法。
5. 【請求項５】 上記所定の演算がＭＩＮ演算である請求
   項４に記載のファジィ推論処理方法。
6. 【請求項６】 すべての入力変数についての前件部処理
   が終了したのち，後件部が同一のルール間において，前
   件部処理結果に所定の演算を行う，請求項１に記載のフ
   ァジィ推論処理方法。
7. 【請求項７】 上記所定の演算がＭＡＸ演算である請求
   項６に記載のファジィ推論処理方法。
8. 【請求項８】 入力データにその入力データの入力変数
   を示すコードを付加し，このコードを判定し，このコー
   ドによって示される入力変数についての前件部処理を行
   う，請求項１に記載のファジィ推論処理方法。
9. 【請求項９】 入力データが与えられたときに，割込処
   理によってこの与えられた入力データを上記記憶手段に
   格納する，請求項３に記載のファジィ推論処理方法。
10. 【請求項１０】 上記記憶手段がＦＩＦＯメモリであ
    り，入力データを与えられた順序でＦＩＦＯメモリに記
    憶し，かつ与えられた順序にしたがってＦＩＦＯメモリ
    から入力データを読出す，請求項３に記載のファジィ推
    論処理方法。
11. 【請求項１１】 複数のルールの前件部で用いられる入
    力変数とメンバーシップ関数のラベルとのすべての組合
    せについて，入力変数ごとに，ラベルについての所定の
    順序で，入力変数とラベルとの対を現実に含むルールの
    数を記憶するルール数エリアと，入力変数とラベルとの
    対を現実に含むルールの番号を，上記ルール数エリアに
    おいてルール数が記憶される対の順序で，記憶するルー
    ル番号エリアと，複数のルールについて，ルール番号に
    よって識別される複数の記憶場所を有する前件部演算値
    記憶エリアとを備えたメモリ， 入力データが与えられている一つの入力変数に関するす
    べての上記対について上記ルール数エリアを参照して各
    対を現実に含むルールの番号を上記ルール番号エリアか
    ら取得し，ルール番号ごとに前件部処理を行い，その前
    件部処理結果をルール番号に対応して上記前件部演算値
    記憶エリアに記憶する前件部処理手段，および上記前件
    部処理手段に，入力変数ごとに入力データを与えて上記
    前件部処理と前件部処理結果の記憶とを，上記複数のル
    ールのすべての入力変数について繰返し実行するように
    制御する手段， を備えたファジィ推論処理装置。
12. 【請求項１２】 上記制御手段は，入力データが与えら
    れたことに応答して，その与えられた入力データの入力
    変数について前件部処理を実行するよう上記前件部処理
    手段を制御する，請求項11に記載のファジィ推論処理装
    置。
13. 【請求項１３】 与えられた入力データを一時記憶する
    記憶手段をさらに備え，上記制御手段は上記記憶手段に
    記憶されている入力データを順次読出して読出した入力
    データの入力変数についての前件部処理を実行するよう
    上記前件部処理手段を制御する，請求項11に記載のファ
    ジィ推論処理装置。
14. 【請求項１４】 上記前件部処理が，入力変数と対を構
    成するメンバーシップ関数に対する入力データの適合度
    を算出し，ルールごとに，その前件部に含まれる入力変
    数について既に算出され上記前件部演算値記憶エリアに
    記憶されている適合度との間で所定の演算を行うもので
    ある，請求項11に記載のファジィ推論処理装置。
15. 【請求項１５】 上記所定の演算がＭＩＮ演算である請
    求項14に記載のファジィ推論処理装置。
16. 【請求項１６】 上記前件部処理手段は，すべての入力
    変数についての前件部処理が終了したのち，後件部が同
    一のルール間において，前件部処理結果に所定の演算を
    行う，請求項11に記載のファジィ推論処理装置。
17. 【請求項１７】 上記所定の演算がＭＡＸ演算である請
    求項16に記載のファジィ推論処理装置。
18. 【請求項１８】 入力データにその入力データの入力変
    数を示すコードが付加されており，上記制御手段はこの
    コードを判定し，このコードによって示される入力変数
    についての前件部処理を行うよう上記前件部処理手段を
    制御する，請求項11に記載のファジィ推論処理装置。
19. 【請求項１９】 入力データが与えられたときに，割込
    処理によってこの与えられた入力データを上記記憶手段
    に格納する割込処理手段をさらに備えている，請求項13
    に記載のファジィ推論処理装置。
20. 【請求項２０】 上記記憶手段がＦＩＦＯメモリであ
    り，入力データが与えられた順序でＦＩＦＯメモリに記
    憶され，かつ与えられた順序にしたがってＦＩＦＯメモ
    リから入力データが読出される，請求項13に記載のファ
    ジィ推論処理装置。