JPH08305626A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 アドレスバスのビット幅を越えたアドレス空
間を高速にかつリアルタイムにアクセスすることのでき
るメモリ装置を提供する。 【構成】 入力アドレス４が下位アドレスレジスタ２に
入力されると、アドレス計算回路３は、上位アドレスレ
ジスタ１の値と、下位アドレスレジスタ２の値からアド
レスを計算し、そのアドレスでランダムアクセスメモリ
５をアクセスする。一方、計算されたアドレスは、アド
レス比較回路７において、更新元アドレスレジスタ８の
値と比較される。両者の一致が検出されると、上位アド
レス更新回路６は、更新先アドレスレジスタ９の値を取
り出し、上位アドレスレジスタ１に入力する。これによ
り、上位アドレスの更新が自動的に行なわれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ランダムアクセス可能
なメモリ装置に関するものである。

【０００２】

【従来の技術】図５は、一般的な装置構成例を示すブロ
ック図である。図中、２１はメモリ装置、２２はＣＰ
Ｕ、２３はダイレクトメモリアクセスコントローラ（Ｄ
ＭＡＣ）、２４はアドレスバス線、２５は外部入出力装
置である。ＣＰＵ２２からメモリ装置２１をアクセスす
る際には、アドレスバス線２４にアドレスを送出するこ
とによって行なわれる。メモリ装置２１では、ＣＰＵ２
２やＤＭＡＣ２３からアドレスバス線２４を介して送ら
れてくるアドレスを取り込み、取り込んだアドレスに対
応したデータをデータバス線に出力する。

【０００３】例えば、「Ｚ８０ファミリ・ハンドブッ
ク」（ＣＱ出版社）２０３ページに示されるような、入
出力のアドレスバス幅が１６ビットの場合を考える。Ｃ
ＰＵ２２は、直接には６４ｋバイトのメモリ空間のみを
扱うことができる。

【０００４】例えば、画像情報の場合のように、大量の
データを扱う場合、６４ｋバイトのメモリ空間では不足
であり、メモリ空間を広げる必要がある。従来より、メ
モリ空間を広げるため、アドレスを上位ビットと下位ビ
ットに分けて入力することが行なわれている。図６は、
従来のメモリ装置におけるアドレス空間の拡張を実現す
るための構成の一例を示すブロック図である。図中、３
１は上位アドレスレジスタ、３２は下位アドレスレジス
タ、３３はアドレス計算回路、３４はランダムアクセス
メモリ、３５は入力アドレスである。図６に示すよう
に、図５のアドレスバス線２４を介して送られてくる入
力アドレス３５は、図６に示される下位アドレスレジス
タ３２に入力される。上位アドレスレジスタ３１は、Ｃ
ＰＵ２２等によって予め設定される。アドレス計算回路
３３では、上位アドレスのビットと、下位アドレスのビ
ットを連結あるいは加えることによって、ランダムアク
セスメモリ３４のアドレスを生成する。このようにする
ことによって、アドレスバス幅が１６ビットであって
も、６４ｋバイト以上のメモリ空間にアクセスすること
ができる。例えば、上位アドレスレジスタ３１と下位ア
ドレスレジスタ３２とが１６ビットであり、これらを連
結してアドレスを生成する場合には、３２ビットのアド
レス幅でメモリをアクセスすることができる。

【０００５】一方、図５において、大量のブロックデー
タをメモリ装置２１と外部入出力装置２５の間で転送す
る際には、ＤＭＡＣ２３によりＣＰＵ２２の介在なくデ
ータ転送を行なう。これを以下、ＤＭＡ転送と呼ぶ。Ｃ
ＰＵ２２は、転送の前にＤＭＡＣ２３に対して、転送の
先頭アドレスと、転送量を設定する。ＤＭＡＣ２３の起
動とともにＣＰＵ２２は停止し、転送が行なわれる。転
送が終了すると、ＤＭＡＣ２３はＣＰＵ２２に転送終了
割り込みを行ない、ＣＰＵ２２の動作が再開する。ＤＭ
Ａ転送は、ＤＭＡＣ２３がアドレスバス線２４を介して
アドレスをメモリ装置２２へ送出することによって行な
われる。そのため、ＤＭＡ転送可能な最大転送データ量
は、アドレスバス幅が１６ビットであれば６４ｋバイト
に制限される。

【０００６】ＤＭＡＣ２３の中には、前述の「Ｚ８０フ
ァミリ・ハンドブック」（ＣＱ出版社）２１０ページに
示されるように、オート・リスタート機能を持つものが
ある。オート・リスタート機能では、一回のＤＭＡ転送
が終わった後に、レジスタに蓄えられていた転送の先頭
アドレスと、転送量を再度設定し、自動的に再度ＤＭＡ
転送を行なうことができる。このオート・リスタート機
能を用いることによって、６４ｋバイト以内のアドレス
空間を自動的に何度も転送することができる。しかし、
この機能のみによって６４ｋバイトより大きなアドレス
空間をアクセスすることはできない。

【０００７】ここで、６４ｋバイト以上のデータ転送を
行なう場合には、図６に示したように、上位アドレスレ
ジスタ３１を書き換える必要がある。例えば、画像情報
の場合には、連続かつ大量のデータを転送することが要
求される。以下、２Ｍバイトの連続データ転送をする場
合を例にして説明する。２Ｍバイトのデータをアクセス
するためには、２１ビットのアドレス幅が必要である。
下位アドレスレジスタ３２はアドレスバス幅の１６ビッ
トとし、上位アドレスレジスタ３１は残りの５ビットと
すればよい。

【０００８】ＣＰＵ２２は、転送アドレスの上位５ビッ
トを上位アドレスレジスタ３１に設定する。さらに、Ｃ
ＰＵ２２はＤＭＡＣ２３に転送アドレスの下位１６ビッ
トおよび転送バイト数を設定する。ＤＭＡＣ２３は転送
アドレスの下位１６ビットを順次送出して転送を行な
う。転送が終了すると、ＣＰＵ２２に転送終了割り込み
を送る。ＣＰＵ２２は転送終了割り込みを受けると、上
位アドレスレジスタ３１をインクリメントする。さら
に、ＣＰＵ２２はＤＭＡＣ２３に転送アドレスの下位１
６ビットおよび転送バイト数を設定する。以上を繰り返
すことによって、２Ｍバイトのデータ転送を行なうこと
ができる。

【０００９】ＣＰＵのアドレスバス幅以上である大量か
つ連続のメモリ空間をアクセスし、ＤＭＡ転送を行なう
場合、ＤＭＡＣ２３のオート・リスタート機能を用いる
ことによって、下位アドレスのデータおよび転送バイト
数は、ＤＭＡ転送の開始ごとに設定する必要がない場合
が多い。また、上位アドレスレジスタ３１の内容は、単
純なインクリメントで良い場合が多い。また、インクリ
メントでは実現できない場合でも、予めスタック領域に
上位アドレスレジスタ３１にセットする次のアドレスデ
ータを蓄積しておけば、ＣＰＵ２３に割り込みをかける
必要はない。

【００１０】しかし、上述のような従来技術において
は、大量かつ連続のメモリ領域をアクセスする場合、一
旦ＣＰＵ２３に割り込みをかけて、上位アドレスレジス
タ２１に上位アドレスを入力する必要があった。割り込
み処理の際にはオペレーティングシステムが介在するた
め、少なくとも数１００ｍｓの時間を要する。また、オ
ペレーティングシステムが介在した場合の処理時間を予
測することが困難である。すなわち、アクセス速度の低
下および揺らぎが発生し、大容量の連続データを転送す
る際のリアルタイム性を保証できないという問題点があ
った。

【００１１】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、アドレスバスのビット幅を
越えたアドレス空間を高速にかつリアルタイムにアクセ
スすることのできるメモリ装置を提供することを目的と
するものである。

【００１２】

【課題を解決するための手段】請求項１に記載の発明
は、アドレスを複数のフィールドに分解して入力するメ
モリ装置において、アドレスに対応づけてデータを保持
するデータ保持手段と、前記アドレスのうち一部のフィ
ールドを保持する下位アドレス保持手段と、該下位アド
レス保持手段が保持するフィールドより上位の前記アド
レスのフィールドを少なくとも保持する上位アドレス保
持手段と、該上位アドレス保持手段と前記下位アドレス
保持手段に保持されているアドレスをもとに前記データ
保持手段のアドレスを求めるアドレス計算手段と、更新
元アドレスを保持する更新元アドレス保持手段と、該更
新元アドレス保持手段に保持されている前記更新元アド
レスと前記アドレス計算手段で求められたアドレスとを
比較するアドレス比較手段と、更新先アドレスを保持す
る更新先アドレス保持手段と、前記アドレス比較手段に
よる比較結果に基づき前記上位アドレス保持手段を更新
する上位アドレス更新手段を有し、該上位アドレス更新
手段は、前記アドレス計算手段で求められたアドレスが
前記更新元アドレス保持手段に保持されている前記更新
元アドレスと等しい場合に、前記更新先アドレス保持手
段に保持されている前記更新先アドレスを前記上位アド
レス保持手段に入力することを特徴とするものである。

【００１３】請求項２に記載の発明は、請求項１に記載
のメモリ装置において、前記更新先アドレス保持手段が
複数存在するとともに、有効な前記更新先アドレス保持
手段を指定する指定手段をさらに有し、該指定手段は、
前記上位アドレス更新手段が前記上位アドレス保持手段
を更新するたびに異なる前記更新先アドレス保持手段を
指定することを特徴とするものである。

【００１４】請求項３に記載の発明は、アドレスを複数
のフィールドに分解して入力するメモリ装置において、
アドレスに対応づけてデータを保持するデータ保持手段
と、前記アドレスのうち一部のフィールドを保持する下
位アドレス保持手段と、該下位アドレス保持手段が保持
するフィールドより上位の前記アドレスのフィールドを
少なくとも保持する上位アドレス保持手段と、該上位ア
ドレス保持手段と前記下位アドレス保持手段に保持され
ているアドレスをもとに前記データ保持手段のアドレス
を求めるアドレス計算手段と、更新元アドレスを保持す
る更新元アドレス保持手段と、該更新元アドレス保持手
段に保持されている前記更新元アドレスと前記アドレス
計算手段で求められたアドレスとを比較するアドレス比
較手段を有し、該アドレス比較手段は、前記アドレス計
算手段で求められたアドレスが前記更新元アドレス保持
手段に保持されている前記更新元アドレスと等しい場合
に、前記前記上位アドレス保持手段に保持されているア
ドレスを１増加させることを特徴とするものである。

【００１５】

【作用】請求項１に記載の発明によれば、予め、アドレ
スのうち下位アドレス保持手段に保持されるフィールド
以外の、上位アドレス保持手段に保持されるフィールド
を含むフィールドについて設定しておく。また、更新元
アドレスが更新元アドレス保持手段に、更新先アドレス
が更新先アドレス保持手段に設定される。下位アドレス
保持手段にアドレスの一部を構成するフィールドのデー
タが入力されると、アドレス計算手段がアドレスを計算
し、そのアドレスでデータ保持手段がアクセスされる。
それとともに、計算されたアドレスはアドレス比較手段
で更新元アドレスと比較される。計算されたアドレスが
更新元アドレスと等しくなると、更新先アドレス保持手
段に保持されている更新先アドレスを上位アドレス保持
手段に入力する。例えば、同じ上位アドレス保持手段に
保持されるフィールド値を用いてアクセスされるメモリ
空間の最後のアドレスを更新元アドレスとし、その後ア
クセスされるメモリ空間の上位アドレス保持手段に保持
されるフィールド値を更新先アドレスとして設定してお
く。すると、更新元アドレスとなった時点で上位アドレ
ス保持手段が更新先アドレスに変更されるので、そのま
ま別のメモリ空間をアクセスすることができる。このよ
うに、下位アドレス保持手段に保持されるアドレスのビ
ット数よりも広い空間のデータを連続してアクセスする
ことが可能となる。また、上位アドレス保持手段の内容
の変更は、ＣＰＵに依らないので、オペレーティングシ
ステムなどを経由せず、リアルタイムのアクセスが可能
である。

【００１６】請求項２に記載の発明によれば、請求項１
に記載の発明において、複数の更新先アドレス保持手段
を設け、指定手段によって順次指定されるように構成し
ているので、次々と上位アドレス保持手段を更新し、広
いメモリ空間を連続してアクセスすることが可能とな
る。

【００１７】請求項３に記載の発明によれば、請求項１
に記載の発明と同様に、予め、アドレスのうち下位アド
レス保持手段に保持されるフィールド以外の、上位アド
レス保持手段に保持されるフィールドを含むフィールド
について設定しておく。また、更新元アドレスを更新元
アドレス保持手段に設定しておく。このとき、更新元ア
ドレスとしては、アドレスのうち下位アドレス保持手段
に保持されるフィールドについて設定する。下位アドレ
ス保持手段にアドレスの一部を構成するフィールドのデ
ータが入力されると、アドレス計算手段がアドレスを計
算し、そのアドレスでデータ保持手段がアクセスされ
る。それとともに、計算されたアドレスはアドレス比較
手段で更新元アドレスと比較される。計算されたアドレ
スが更新元アドレスと等しくなると、アドレス比較手段
は上位アドレス保持手段をインクリメントする。例え
ば、上位アドレス保持手段に保持されるフィールドと下
位アドレス保持手段に保持されるフィールドを連結して
アドレスを生成する場合、連続したメモリ空間を順次ア
クセスしてゆくことができる。このとき、上位アドレス
保持手段に保持されるフィールドの値は、ＣＰＵを介さ
ずに自動的に更新されるので、高速に、しかもリアルタ
イムに、連続したメモリ空間のアクセスが可能である。

【００１８】

【実施例】図１は、本発明のメモリ装置の第１の実施例
を示す概略構成図である。図中、１は上位アドレスレジ
スタ、２は下位アドレスレジスタ、３はアドレス計算回
路、４は入力アドレス、５はランダムアクセスメモリ、
６は上位アドレス更新回路、７はアドレス比較回路、８
は更新元アドレスレジスタ、９は更新先アドレスレジス
タである。この実施例では、ランダムアクセスメモリ５
をアクセスするためのアドレスが上位アドレスと下位ア
ドレスの２つのフィールドに分割されているものとす
る。

【００１９】上位アドレスレジスタ１は、ランダムアク
セスメモリ５をアクセスするためのアドレスのうち、上
位アドレスを保持する。また、下位アドレスレジスタ２
は、入力アドレス４を受け取り、ランダムアクセスメモ
リ５をアクセスするためのアドレスのうちの下位アドレ
スとして保持する。下位アドレスレジスタ２は、入力ア
ドレス４と同じビット長を有している。アドレス計算回
路３は、上位アドレスレジスタ１および下位アドレスレ
ジスタ２に保持されている上位アドレスおよび下位アド
レスを連結して、ランダムアクセスメモリ５をアクセス
するためのアドレスを生成する。ランダムアクセスメモ
リ５には、アドレスに対応づけてデータが格納されてお
り、アドレス計算回路３で生成されたアドレスにより、
データの読み出しおよび書き込みが行なわれる。

【００２０】アドレス比較回路７は、アドレス計算回路
３で生成されたアドレスと、更新元アドレスレジスタ８
に格納されている更新元アドレスを比較する。比較の結
果、一致した場合には上位アドレス更新回路６に対して
その旨を通知する。上位アドレス更新回路６は、アドレ
ス比較回路７において一致が検出されたとき、更新先ア
ドレスレジスタ９から更新先アドレスを取り出して上位
アドレスレジスタ１に入力する。更新元アドレスレジス
タ８には、上位アドレスの更新前の最後のアドレスが格
納される。更新元アドレスレジスタ８のビット長は、ラ
ンダムアクセスメモリ５をアクセスするためのアドレス
のビット長に等しく構成されている。更新先アドレスレ
ジスタ９には、上位アドレスレジスタ１を更新するため
のデータが格納される。更新先アドレスレジスタ９のビ
ット長は、上位アドレスレジスタ１のビット長に等しく
構成されている。

【００２１】次に、本発明の第１の実施例における動作
の一例について説明する。上位アドレスレジスタ１、更
新元アドレスレジスタ８、更新先アドレスレジスタ９
は、予めＣＰＵ等によって設定される。その後、アドレ
スバスを介してＣＰＵやＤＭＡＣ等から入力アドレス４
が入力される。入力アドレス４は、下位アドレスレジス
タ２に下位アドレスとして格納される。すると、アドレ
ス計算回路３は、予め上位アドレスレジスタ１に設定さ
れている上位アドレスと、下位アドレスレジスタ２に格
納された下位アドレスをもとに、アドレスを計算する。
そして、計算されたアドレスによってランダムアクセス
メモリ５をアクセスする。アクセスが読み出しの場合、
計算されたアドレスに対応するデータが例えばデータバ
スを介して転送される。また、アクセスが書き込みの場
合には、データバスを介して転送されてきたデータが計
算されたアドレスへ書き込まれる。

【００２２】一方、アドレス計算回路３で計算されたア
ドレスは、アドレス比較回路７に入力される。アドレス
比較回路７では、更新元アドレスレジスタ８に予め設定
されている更新元アドレスと、アドレス計算回路３から
入力されるアドレスとを比較する。比較の結果、一致が
検出されると、その旨が上位アドレス更新回路６に伝え
られる。上位アドレス更新回路６は、アドレス比較回路
７からアドレスの一致を検出した旨を受け取ると、更新
先アドレスレジスタ９に予め設定されている更新先アド
レスを取り出し、上位アドレスレジスタ１に入力する。
以後、更新された上位アドレスを元に、ランダムアクセ
スメモリ５のアクセスが行なわれることになる。

【００２３】図２は、本発明の第１の実施例によってア
クセス可能なメモリ空間の具体例の説明図である。この
具体例では、アドレスバスのビット長すなわち下位アド
レスレジスタのビット長を１６ビットとし、上位アドレ
スレジスタのビット長を４ビットとする。そして、２０
ビットのアドレスでランダムアクセスメモリ５をアクセ
スするものとする。また、以下の説明において、１６進
数の表示を、‘０ｘ’を頭に付して示す。

【００２４】図２（Ａ）に示す例では、２０ビットのア
ドレスでアクセス可能なランダムアクセスメモリ５のメ
モリ空間のうち、０ｘ８００００から０ｘ９ＦＦＦＦま
での連続区間をアクセスするものとする。まず、上位ア
ドレスレジスタに上位のアドレスとして０ｘ８を入力す
る。また、更新元アドレスレジスタ８には、更新元アド
レスとして０ｘ８ＦＦＦＦを設定する。さらに、更新先
アドレスレジスタ９には、更新先アドレスとして０ｘ９
を設定しておく。

【００２５】連続したアドレスのアクセスのため、下位
アドレスレジスタ２には、０ｘ００００から１ずつ増加
した下位アドレスが順次入力される。アドレス計算回路
３では、上位アドレスレジスタ１の値と、下位アドレス
レジスタの値２からランダムアクセスメモリのアドレス
を生成する。例えば、下位アドレスとして０ｘ００００
が入力アドレス４として与えられると、０ｘ８００００
がアドレスとして生成される。生成されたアドレスは、
ランダムアクセスメモリ５に与えられ、０ｘ８００００
のアドレスがアクセスされる。

【００２６】生成されたランダムアクセスメモリのアド
レスは、アドレス比較回路７にも入力され、生成された
アドレス０ｘ８００００と、更新元アドレスレジスタ８
に設定されている更新元アドレス０ｘ８ＦＦＦＦとをア
ドレス比較回路７において比較する。この場合、同じで
はないので、上位アドレスの更新は行なわない。

【００２７】同様にして、順次入力される入力アドレス
４について、アドレスの生成およびランダムアクセスメ
モリ５へのアクセスと、アドレス比較回路７における更
新元アドレスとの比較が行なわれる。

【００２８】順次入力アドレス４が１ずつ更新されてゆ
き、入力アドレス４として０ｘＦＦＦＦが入力される
と、アドレス計算回路３はアドレス０ｘ８ＦＦＦＦを生
成して出力し、ランダムアクセスメモリ５のアクセスが
行なわれる。このとき、アドレス比較回路７では、生成
されたアドレスと更新元アドレスとの比較の結果、一致
することが検出される。この場合、アドレス比較回路７
は、一致が検出されたことを上位アドレス更新回路６に
伝える。上位アドレス更新回路６はこれを受けて、更新
先アドレスレジスタ９に設定されている更新先アドレス
０ｘ９を上位アドレスレジスタ１に入力する。これによ
り、上位アドレスレジスタ１に保持される上位レジスタ
の値は０ｘ９となる。その後、入力アドレス４として０
ｘ００００が与えられ、アドレス計算回路３でアドレス
０ｘ９００００が生成される。以下、入力アドレス４と
して１ずつインクリメントされた入力アドレス４が与え
られることによって、０ｘＡＦＦＦＦまでのメモリ空間
がアクセスされる。

【００２９】このように、１６ビットの入力アドレスに
よって、０ｘ８００００〜０ｘ９ＦＦＦＦまでの１２８
ｋバイトの連続したメモリ空間をアクセスすることがで
きる。入力アドレス４としては、ＣＰＵから０ｘ０００
０〜０ｘＦＦＦＦまでの順次アクセスを２回繰り返して
もよいし、ＤＭＡＣに対して先頭アドレスを０ｘ０００
０、転送バイト数を６４ｋバイトとして、オート・リス
タート機能により２回繰り返すように設定すればよい。
あるいは、ＤＭＡＣにおいて、０ｘＦＦＦＦまでアクセ
スの後、０ｘ００００にリセットされるような機能を有
する場合には、その機能を用いてもよい。ＤＭＡＣは、
アドレスを１ずつインクリメントして送出するので、上
述のような連続領域のアクセスには好適である。

【００３０】図２（Ａ）に示した例では、１２８ｋバイ
トの連続した領域をアクセスする場合の具体例を示した
が、例えば、図２（Ｂ）に示すように、６４ｋバイトご
との離間したメモリ空間をアクセスすることも可能であ
る。この場合には、後でアクセスするメモリ空間の上位
アドレスとして設定しておけばよい。すなわち、図２
（Ｂ）に示す例では、０ｘ８００００から先にアクセス
する場合には０ｘＡを、０ｘＡ００００から先にアクセ
スする場合には０ｘ８を上位アドレスとして設定してお
けばよい。

【００３１】さらに、図２（Ｃ）に示すように、６４ｋ
バイトに満たない離間した領域を連続してアクセスする
ことも可能である。例えば、図２（Ｃ）の場合には、Ｄ
ＭＡＣに対して先頭アドレス０ｘ４０００、転送バイト
数３２ｋバイトとして、オート・リスタート機能により
２回繰り返すように設定し、上位アドレスとして０ｘ
９、更新元アドレスとして０ｘ９ＢＦＦＦ、更新先アド
レスとして０ｘ８を設定しておけばよい。

【００３２】このように、上述の第１の実施例では、入
力アドレス４のアドレス幅でアクセス可能なメモリ領域
よりも広いメモリ領域を連続してアクセスすることがで
きる。このとき、ＣＰＵに割り込みをかけて上位アドレ
スの再セットなどを行なうことなく、連続したアクセス
が可能であるので、リアルタイムの順次アクセスが可能
である。

【００３３】上述の第１の実施例では、更新元アドレス
レジスタ８にはランダムアクセスメモリ５に与えるアド
レスそのものを設定したが、これに限らず、下位アドレ
スレジスタ２に入力される下位アドレスに対応する部分
のみを設定し、アドレス比較回路７で下位アドレスに対
応する部分のみを比較するように構成することもでき
る。この場合、ハードウェア量を減少させることができ
る。

【００３４】図３は、本発明のメモリ装置の第２の実施
例を示す概略構成図である。図中、図１と同様の部分に
は同じ符号を付して説明を省略する。１０はアドレス比
較回路、１１は上位アドレス更新回路、１２は更新元ア
ドレスレジスタ、１３は更新先アドレスメモリ、１４は
カウンタである。この第２の実施例においては、上述の
第１の実施例における更新先アドレスレジスタ９が複数
存在する。

【００３５】この実施例では、更新元アドレスレジスタ
１２は、下位アドレスレジスタ２のビット長と同じビッ
ト長として構成される。アドレス比較回路１０は、アド
レス計算回路３で生成したランダムアクセスメモリ５の
アドレスのうち、下位アドレスに対応する部分と、更新
元アドレスレジスタ１２に設定される更新元アドレスと
を比較する。更新先アドレスメモリ１３は、複数の更新
先アドレスを格納する。カウンタ１４は、更新先アドレ
スメモリ１３に格納されている複数の更新先アドレスの
うちから１つを指し示す。また、カウンタ１４は、上位
アドレスの更新とともに、値が変更される。上位アドレ
ス更新回路１１は、カウンタ１４が指し示している更新
先アドレスメモリ１３内の更新先アドレスを取り出し、
上位アドレスレジスタ１に入力する。

【００３６】本発明の第２の実施例における動作の一例
を説明する。アドレス計算回路３におけるアドレスの生
成およびランダムアクセスメモリ５のアクセスまでの動
作は、上述の第１の実施例と同様である。アドレス計算
回路３において生成されたランダムアクセスメモリ５の
アドレスのうち、下位アドレスに対応する部分が、更新
元アドレスレジスタ１２に設定されている更新元アドレ
スとアドレス比較回路１０において比較される。比較の
結果、同じであった場合、上位アドレス更新回路１１
は、カウンタ１４の値を用いて更新先アドレスメモリ１
３から更新先アドレスを取り出し、上位アドレスレジス
タ１に入力する。さらに、カウンタ１４の値を増加させ
る。

【００３７】その後、更新された上位アドレスによるア
クセスが行なわれる。アドレス計算回路３において生成
されたランダムアクセスメモリ５のアドレスのうちの下
位アドレスに対応する部分と、更新元アドレスレジスタ
１２の値が同じであった場合は、カウンタ１４の値が増
加しているため、別の更新先アドレスが更新先アドレス
メモリ１３から引き出され、上位アドレスレジスタ１１
に入力される。

【００３８】このような動作により、更新先アドレスメ
モリ１３に格納されている更新先アドレスの個数をｎと
すれば、下位アドレスでアクセスできるメモリ空間のｎ
＋１倍のメモリ空間を順次アクセスすることができる。
例えば、下位アドレスのビット幅が１６ビットであり、
１５個の更新先アドレスが更新先アドレスメモリ１３に
格納可能であれば、１Ｍバイトのメモリ空間をアクセス
することができる。この場合、上述の第１の実施例と同
様に、各６４ｋバイトのメモリ空間は連続している必要
はなく、また、更新先アドレスの設定により図２
（Ｂ），（Ｃ）に示したようなとびとびのメモリ空間で
も、ｎ＋１個の領域をアクセスすることができる。この
とき、上位アドレスの更新は自動的に行なわれ、ＣＰＵ
等による再設定は不要である。

【００３９】上述の第２の実施例ではカウンタ１４によ
り更新先アドレスを順次選択しているが、これに限ら
ず、他の方法を用いてもよい。例えば、更新先アドレス
をリスト構造とし、ポインタを更新するように構成して
もよい。

【００４０】図４は、本発明のメモリ装置の第３の実施
例を示す概略構成図である。図中、図１、図３と同様の
部分には同じ符号を付して説明を省略する。１５は上位
アドレスカウンタである。上位アドレスカウンタ１５
は、予め上位アドレスが設定されるとともに、アドレス
比較回路１０からアドレスの一致の通知を受けると、上
位アドレスをインクリメントする。

【００４１】アドレス計算回路３でランダムアクセスメ
モリ５のアドレスが生成されると、そのアドレスでラン
ダムアクセスメモリ５がアクセスされるとともに、アド
レス比較回路１０にも入力される。アドレス比較回路１
０は、アドレス計算回路３で生成したアドレスのうち下
位アドレスに対応する部分と、更新元アドレスレジスタ
１２に設定されている更新元アドレスを比較する。比較
の結果、同じであった場合、その旨を上位アドレスカウ
ンタ１５へ伝え、上位アドレスカウンタ１５の値を１増
加させる。

【００４２】このように、この第３の実施例において
は、下位アドレスが更新元アドレスに到達するごとに、
上位アドレスを自動的に増加させて、広いメモリ空間を
アクセスすることができる。例えば、下位アドレスのビ
ット幅が１６ビットであり、入力アドレスが０ｘ０００
０〜０ｘＦＦＦＦまでｍ回繰り返して順次入力されるも
のとすれば、更新元アドレスレジスタ１２に０ｘＦＦＦ
Ｆを設定しておくだけで、６４ｋバイト×ｍだけのメモ
リ空間を順にアクセスすることができる。この第３の実
施例では、任意の領域を任意の順にアクセスすることは
できないが、更新先アドレスの設定を行なう必要はな
く、また、ハードウェア量を減少させることができる。
画像などのデータは連続した領域に格納されていること
が多く、この第３の実施例のような連続した領域のアク
セスだけでも非常に有用である。

【００４３】上述の第１ないし第３の実施例は、種々の
変形が可能である。例えば、アドレス比較回路７および
１０では、更新元アドレスレジスタ８および１２に設定
されている更新元アドレスのうち、最上位の１となるビ
ットから以下のビットのみ比較の対象にするように構成
することができる。これにより、回路を変更せずに、ア
ドレスを切り替える単位を変更することができる。例え
ば、更新元アドレスのビット幅が１６ビットであると
き、上述の構成では６４ｋバイトごとにアドレスを更新
する場合にはそのまま機能させることができるが、例え
ば３２ｋバイトごとに更新する場合、上位１ビットをマ
スクし、下位１５ビットのみを比較する回路が必要とな
る。しかし、更新元アドレスのうち、最上位の１となる
ビットから以下のビットのみを比較の対象とすることに
よって、６４ｋバイトごとに更新する場合は１６ビット
目が１であるから１６ビットすべてを比較対象とし、３
２ｋバイトごとに更新する場合には１６ビット目が０、
１５ビット目が１であるから下位１５ビットのみを比較
対象とすることができる。

【００４４】また、更新元アドレスレジスタ８および１
２の下位のビット数を削減し、削減した下位のビットを
予め決められたパターンとして、ハードウェア量を削減
してもよい。さらに、更新元アドレスレジスタ８および
１２も複数設け、カウンタやポインタなどで順次切り替
えるように構成することが可能である。このとき、アド
レス比較回路７および１０は、選択されている更新元ア
ドレスを用いて比較を行なうように構成すればよい。

【００４５】また、上述の各実施例における具体例で
は、アドレス計算回路３は、ランダムアクセスメモリ５
をアクセスするアドレスを生成する際に、上位アドレス
と下位アドレスを連結する例のみを示している。しか
し、これに限らず、例えば、上位アドレスと下位アドレ
スが一部でオーバーラップし、加算演算によってアドレ
スを求める構成であってもよい。例えば、中間の８ビッ
トをオーバーラップさせ、上位アドレス２０ビットと下
位アドレス２０ビットから３２ビットのアドレスを得る
ように構成してもよい。

【００４６】さらに、ランダムアクセスメモリ５をアク
セスするためのアドレスが、上位アドレスレジスタ１ま
たは上位アドレスカウンタ１５と、下位アドレスレジス
タ２だけでなく、さらに別のアドレスレジスタの値をも
用いて計算されるものであってよい。例えば、上位アド
レスよりも上位に更新されないアドレス部分を有してい
てもよい。また、画像メモリなどではアドレスの上位お
よび下位を座標軸に対応づけている場合も多く、この場
合、上位アドレスおよび下位アドレスの一部が固定部分
であってもよい。さらにこの場合には、上位アドレスに
外部からの入力アドレスが入力され、下位アドレスが自
動更新されるように構成することも可能である。

【００４７】さらに、上述の各実施例に示した構成は、
組み合わせて構成することが可能である。例えば、連続
した領域については第３の実施例に示すような自動的に
上位アドレスを更新する機能を用い、ある時点で第１ま
たは第２の実施例に示すように上位アドレスを更新先ア
ドレスによって変更するように構成する。このような構
成によれば、例えば、複数枚の画像データが存在すると
き、各画像データ内のアクセスを連続して行ない、ま
た、各画像データ間の切り換えを更新先アドレスの設定
によって行なうことができる。具体的には、入力アドレ
スのビット幅が２１ビットであり、複数の画像データが
それぞれ１６Ｍバイトの領域に１５Ｍバイトずつ存在す
る場合、２１ビットのアドレスでアクセス可能な２Ｍバ
イトの領域のアクセスを連続して７回行ない、最後の８
回目では１Ｍバイトアクセスした時点で次の画像データ
の先頭アドレスにジャンプするように更新先アドレスを
設定しておけばよい。第２の実施例の構成を用いれば、
３枚以上の画像データも連続してアクセスすることがで
きる。

【００４８】

【発明の効果】以上の説明から明らかなように、本発明
によれば、オペレーティングシステムの介在なく、アド
レスバスのビット幅を越えたアドレス部分を自動的に変
更することができるため、ランダムアクセスメモリのア
クセス速度を向上させ、また、アクセス速度を保証する
ことができる。その結果、メモリ装置を高速かつリアル
タイムにアクセスすることが可能となるという効果があ
る。

【図面の簡単な説明】

【図１】 本発明のメモリ装置の第１の実施例を示す概
略構成図である。

【図２】 本発明の第１の実施例によってアクセス可能
なメモリ空間の具体例の説明図である。

【図３】 本発明のメモリ装置の第２の実施例を示す概
略構成図である。

【図４】 本発明のメモリ装置の第３の実施例を示す概
略構成図である。

【図５】 一般的な装置構成例を示すブロック図であ
る。

【図６】 従来のメモリ装置におけるアドレス空間の拡
張を実現するための構成の一例を示すブロック図であ
る。

【符号の説明】

１…上位アドレスレジスタ、２…下位アドレスレジス
タ、３…アドレス計算回路、４…入力アドレス、５…ラ
ンダムアクセスメモリ、６…上位アドレス更新回路、７
…アドレス比較回路、８…更新元アドレスレジスタ、９
…更新先アドレスレジスタ、１０…アドレス比較回路、
１１…上位アドレス更新回路、１２…更新元アドレスレ
ジスタ、１３…更新先アドレスメモリ、１４…カウン
タ、１５…上位アドレスカウンタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 横瀬 太郎 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内 (72)発明者 越 裕 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内 (72)発明者 上澤 功 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 アドレスを複数のフィールドに分解して
   入力するメモリ装置において、アドレスに対応づけてデ
   ータを保持するデータ保持手段と、前記アドレスのうち
   一部のフィールドを保持する下位アドレス保持手段と、
   該下位アドレス保持手段が保持するフィールドより上位
   の前記アドレスのフィールドを少なくとも保持する上位
   アドレス保持手段と、該上位アドレス保持手段と前記下
   位アドレス保持手段に保持されているアドレスをもとに
   前記データ保持手段のアドレスを求めるアドレス計算手
   段と、更新元アドレスを保持する更新元アドレス保持手
   段と、該更新元アドレス保持手段に保持されている前記
   更新元アドレスと前記アドレス計算手段で求められたア
   ドレスとを比較するアドレス比較手段と、更新先アドレ
   スを保持する更新先アドレス保持手段と、前記アドレス
   比較手段による比較結果に基づき前記上位アドレス保持
   手段を更新する上位アドレス更新手段を有し、該上位ア
   ドレス更新手段は、前記アドレス計算手段で求められた
   アドレスが前記更新元アドレス保持手段に保持されてい
   る前記更新元アドレスと等しい場合に、前記更新先アド
   レス保持手段に保持されている前記更新先アドレスを前
   記上位アドレス保持手段に入力することを特徴とするメ
   モリ装置。
2. 【請求項２】 前記更新先アドレス保持手段が複数存在
   するとともに、有効な前記更新先アドレス保持手段を指
   定する指定手段をさらに有し、該指定手段は、前記上位
   アドレス更新手段が前記上位アドレス保持手段を更新す
   るたびに異なる前記更新先アドレス保持手段を指定する
   ことを特徴とする請求項１に記載のメモリ装置。
3. 【請求項３】 アドレスを複数のフィールドに分解して
   入力するメモリ装置において、アドレスに対応づけてデ
   ータを保持するデータ保持手段と、前記アドレスのうち
   一部のフィールドを保持する下位アドレス保持手段と、
   該下位アドレス保持手段が保持するフィールドより上位
   の前記アドレスのフィールドを少なくとも保持する上位
   アドレス保持手段と、該上位アドレス保持手段と前記下
   位アドレス保持手段に保持されているアドレスをもとに
   前記データ保持手段のアドレスを求めるアドレス計算手
   段と、更新元アドレスを保持する更新元アドレス保持手
   段と、該更新元アドレス保持手段に保持されている前記
   更新元アドレスと前記アドレス計算手段で求められたア
   ドレスとを比較するアドレス比較手段を有し、該アドレ
   ス比較手段は、前記アドレス計算手段で求められたアド
   レスが前記更新元アドレス保持手段に保持されている前
   記更新元アドレスと等しい場合に、前記前記上位アドレ
   ス保持手段に保持されているアドレスを１増加させるこ
   とを特徴とするメモリ装置。