JPH11175396A

JPH11175396A - メモリアクセス制御装置及び記憶媒体

Info

Publication number: JPH11175396A
Application number: JP9335772A
Authority: JP
Inventors: Morio Yamauchi; 労雄山内
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1997-12-05
Filing date: 1997-12-05
Publication date: 1999-07-02

Abstract

(57)【要約】（修正有）【課題】スタートＲＯＭのスタートアドレスから必要
最小限のメモリ領域を、システム全体の中で最も少ない
データバス幅のものに固定し、スタートＲＯＭ内の他の
メモリ領域をプログラマブルにデータバス幅を変更設定
可能として、ステータス入力端子を不要にする。【解決手段】スタートＲＯＭ４内のメモリ領域の一部
をデータバス幅１６ビット固定とし、その他のメモリ領
域を１６あるいは３２ビットのデータバス幅でアクセス
可能なプログラマブル領域とし、そのデータバス幅を固
定したメモリ領域内の一部には、ＲＯＭ４内あるいはそ
の他のＲＯＭ５内にアクセスする際のデータバス幅をプ
ログラマブルに切り換えるための容量の少ないプログラ
ムを格納することにより、ＲＯＭ全体から見れば僅かな
メモリ容量を消費するだけで、ＲＯＭ４内にはデータバ
ス幅設定用の専用端子を用意する必要がなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵからデータ
バス幅の異なる複数のメモリに対して兼用でアクセスを
可能とするメモリアクセス制御装置、及びその処理プロ
グラムを格納する記憶媒体に関する。

【０００２】

【従来の技術】従来、コンピュータシステム等の情報処
理機器内で利用される主な電子デバイスとしては、ＣＰ
Ｕ（Central Processing Unit ）、ＲＯＭ（Read Only
Memory）やＲＡＭ（Random Access Memory）等がある
が、これらの電子デバイスでは、内部処理と外部のデバ
イスとの間で処理されるデータのビット数が、例えば、
８ビット（バイト）、１６ビット（ワード）、あるいは
３２ビット（ダブルワード）に設定されている。

【０００３】そして、これらの電子デバイスにおいて処
理されるデータのビット数に応じて電子デバイス間を接
続するバス幅が設計されている。例えば、バス幅が３２
ビットである場合は、８ビット、１６ビット、３２ビッ
トの各データを処理する電子デバイスが接続可能であ
り、これら処理するデータビット数が異なる複数種類の
電子デバイスを混在して接続可能である。

【０００４】また、その情報処理機器内で利用される電
子デバイスのうちスタートＲＯＭは、自己の処理可能な
データビット数であるデータバス幅をＣＰＵに指示する
ため、ステータス入力端子を用意し、例えば、データバ
ス幅が１６ビットならステータス入力端子をプルダウ
ン、データバス幅が３２ビットならステータス入力端子
をプルアップ等して、ＣＰＵがデータ処理の始めにアク
セスするスタートＲＯＭ内のデータバス幅を指定してい
る。更に、スタートＲＯＭが、３２ビットと１６ビット
に対応し、８ビットにも対応する場合は、その３種類の
データバス幅を指示するためのステータス入力端子が設
けられる。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の情報処理機器内で利用されるスタートＲＯＭ
にあっては、自己の処理可能なデータビット数であるデ
ータバス幅をＣＰＵに指示するためにステータス入力端
子を用意するようになっていたため、スタートＲＯＭに
設けられる端子のうち実際の処理機能に使用できる端子
数を減らしてしまうという問題があった。

【０００６】本発明の課題は、スタートＲＯＭのスター
トアドレスから必要最小限のメモリ領域を、そのメモリ
マネージメントシステムが搭載された電子デバイスが利
用されるデータ処理システム全体の中で最も少ないデー
タバス幅のものに固定し、そのスタートＲＯＭ内の他の
メモリ領域をソフトウエアによりプログラマブルにデー
タバス幅を変更設定可能として、ステータス入力端子を
不要にすることである。

【０００７】

【課題を解決するための手段】請求項１記載の発明は、
ＣＰＵからアクセスされるメモリデバイス内を、当該Ｃ
ＰＵからアクセスされるスタートアドレスを含み、当該
ＣＰＵからアクセスされるデータバス幅を固定した第１
のメモリ領域と、当該ＣＰＵからアクセスされるデータ
バス幅をプログラマブルに可変可能とした第２のメモリ
領域と、に区分し、前記ＣＰＵからのアクセス要求内容
に応じて前記第２のメモリ領域にアクセスする際のデー
タバス幅を設定するバス幅設定手段と、このバス幅設定
手段により設定されたデータバス幅に応じて、前記ＣＰ
Ｕからアクセス要求されるメモリアドレスを、当該デー
タバス幅でアクセスするように変換して前記メモリデバ
イスに出力するアドレス変換手段と、前記ＣＰＵからア
クセス要求されるメモリアドレスを、前記第１、第２の
メモリ領域内のどの領域になるかを示すアドレスにデコ
ードして出力するアドレスデコード手段と、このアドレ
スデコード手段によりデコードされたデコードアドレス
と、前記バス幅設定手段により設定されたデータバス幅
と、に基づいて前記第１、第２のメモリ領域内のアドレ
ス領域を指定するアドレス領域指定手段と、このアドレ
ス領域指定手段により指定されたアドレス領域と、前記
アドレスデコード手段によりデコードされたデコードア
ドレスと、に基づいて前記第１、第２のメモリ領域にア
クセスするタイミングを設定するアクセスタイミング設
定手段と、を備えたことを特徴としている。

【０００８】この請求項１記載の発明のメモリアクセス
制御装置によれば、ＣＰＵからアクセスされるメモリデ
バイス内を、当該ＣＰＵからアクセスされるスタートア
ドレスを含み、当該ＣＰＵからアクセスされるデータバ
ス幅を固定した第１のメモリ領域と、当該ＣＰＵからア
クセスされるデータバス幅をプログラマブルに可変可能
とした第２のメモリ領域と、に区分し、前記ＣＰＵから
のアクセス要求内容に応じて前記第２のメモリ領域にア
クセスする際のデータバス幅をバス幅設定手段により設
定し、この設定されたデータバス幅に応じて、前記ＣＰ
Ｕからアクセス要求されるメモリアドレスを、アドレス
変換手段により、当該データバス幅でアクセスするよう
に変換して前記メモリデバイスに出力し、前記ＣＰＵか
らアクセス要求されるメモリアドレスを、アドレスデコ
ード手段により、前記第１、第２のメモリ領域内のどの
領域になるかを示すアドレスにデコードして出力し、こ
のデコードされたデコードアドレスと、前記バス幅設定
手段により設定されたデータバス幅と、に基づいて、ア
ドレス領域指定手段により前記第１、第２のメモリ領域
内のアドレス領域を指定すると、この指定されたアドレ
ス領域と、前記アドレスデコード手段によりデコードさ
れたデコードアドレスと、に基づいて、アクセスタイミ
ング設定手段により前記第１、第２のメモリ領域にアク
セスするタイミングを設定する。

【０００９】したがって、ＲＯＭ等のメモリデバイス内
にはデータバス幅設定用の専用端子を用意する必要がな
くなり、そのメモリデバイス内のデータバス幅よりも広
いメモリを使用するシステムにおいて、そのメモリデバ
イスへのアクセス処理速度を損なうことなく高いスルー
プットを得ることができる。

【００１０】

【発明の実施の形態】以下、図を参照して本発明の実施
の形態を詳細に説明する。

【００１１】図１〜図７は、本発明を適用したコンピュ
ータシステムの一実施の形態を示す図である。

【００１２】まず、構成を説明する。

【００１３】図１は、本実施の形態のコンピュータシス
テム１の要部構成を示すブロック図である。この図１に
おいて、コンピュータシステム１は、ＣＰＵ２、メモリ
マネージメントユニット３、スタートＲＯＭ４、ＲＯＭ
５、ＲＡＭ６、及び記憶媒体７により構成されており、
ＣＰＵ２とメモリマネージメントユニット３との間はア
ドレスバス１１とデータバス１２により接続され、メモ
リマネージメントユニット３、スタートＲＯＭ４、ＲＯ
Ｍ５、及びＲＡＭ６間は、システムバス８により接続さ
れている。

【００１４】ＣＰＵ２は、記憶媒体７内に格納されてい
るシステムプログラム及び当該システムに対応する各種
アプリケーションプログラムの中から指定されたアプリ
ケーションプログラムをＲＡＭ６内の図示しないプログ
ラム格納領域に展開するようにメモリマネージメントユ
ニット３に指示し、外部の入力装置から入力される各種
指示あるいはデータをＲＡＭ６内に一時的に格納させ、
この入力指示及び入力データに応じて記憶媒体７内に格
納されたアプリケーションプログラムに従って各種処理
を実行し、その処理結果をＲＡＭ６内に格納させるとと
もに、外部の表示装置等に出力させる。そして、ＲＡＭ
６に格納させた処理結果を外部の入力装置から入力指示
される記憶媒体７内の保存先に保存させる。

【００１５】また、ＣＰＵ２は、３２本のデータバス
（ここではＤ［３１：０］とする）と、４本のバイトイ
ネーブルライン（ここではバイトイネーブル信号をＢＥ
Ｂ［３：０］とし、ロウアクティブ信号とする）と、番
号が“２”から始まるアドレスバス（ここではＡ［２
３：２］とする）と、を有する。バイトイネーブル信号
は、ＢＥＢ［０］がロウのときデータバスＤ［７：０］
が有効（アクセス可能）であり、ＢＥＢ［１］がロウの
ときデータバスＤ［１５：８］が有効であり、ＢＥＢ
［２］がロウのときデータバスＤ［２３：１６］が有効
であり、ＢＥＢ［３］がロウのときデータバスＤ［３
１：２４］が有効であることを示す。

【００１６】すなわち、バイトイネーブル信号ＢＥＢ
［３：０］は、４ビット分のバイトネーブルラインを利
用して、ＣＰＵ２から外部メモリであるスタートＲＯＭ
４にアクセスする際に、ＣＰＵ２側のアクセス可能なデ
ータバスＤ［３１：０］の位置と、スタートＲＯＭ４側
のアクセス可能なメモリアドレスの位置と、をバイト単
位で指定するものである。

【００１７】そして、ＣＰＵ２は、当該コンピュータシ
ステム１の起動時に、リセットされて始めにアクセスす
るメモリであるスタートＲＯＭ４にアクセスする際に
は、そのスタートＲＯＭ４内で処理されるデータバス幅
が“１６ビット”であれば、上記バイトイネーブル信号
ＢＥＢ［３：０］を利用して、メモリマネージメントユ
ニット３により３２ビットのデータバスＤ［３１：０］
のうちアクセス可能とする位置をバイト単位で指定し
て、スタートＲＯＭ４内のメモリアドレスに対してバイ
ト単位でスワップしてアクセスする。この時ＣＰＵ２
が、メモリマネージメントユニット３を介してスタート
ＲＯＭ４内のメモリ領域４１（図３参照）に、１６ビッ
トのデータバス幅でアクセスする際には、メモリマネー
ジメントユニット３を介してスタートＲＯＭ４との間で
バイトイネーブルラインと、アドレスラインと、データ
バスとをインターフェイスする方法を「ａのインターフ
ェイス方法」として後述する。

【００１８】また、スタートＲＯＭ４内で処理されるデ
ータバス幅が“３２ビット”であれば、上記バイトイネ
ーブル信号ＢＥＢ［３：０］はその４ビット分の信号状
態を固定（例えば、ハイとして）して、３２ビットのデ
ータバスＤ［３１：０］をアクセス可能とする位置を３
２ビットのダブルワード単位で指定して、スタートＲＯ
Ｍ４に対してダブルワード単位でアクセスする。この時
ＣＰＵ２が、メモリマネージメントユニット３を介して
スタートＲＯＭ４内のメモリ領域４２（図３参照）に、
３２ビットのデータバス幅でアクセスする際には、メモ
リマネージメントユニット３を介してスタートＲＯＭ４
との間でバイトイネーブルラインと、アドレスライン
と、データバスとをインターフェイスする方法を「ｂの
インターフェイス方法」として後述する。

【００１９】上記「ａのインターフェイス方法」では、
以下に示す対応関係でＣＰＵ２とスタートＲＯＭ４との
間のバイトイネーブルラインと、アドレスラインと、デ
ータバスが、メモリマネージメントユニット３を介して
インターフェイスされる。ＢＥＢ［１：０］・・・・・・・・・・・・・・・ＲＯＭアドレス０ＣＰＵアドレス２・・・・・・・・・・・・・・・ＲＯＭアドレス１ＣＰＵアドレス３・・・・・・・・・・・・・・・ＲＯＭアドレス２・・ＣＰＵアドレス１８・・・・・・・・・・・・・・ＲＯＭアドレス１７ＣＰＵデータ３１−０・・・バイトスワップ・・・ＲＯＭデータ１５−０また、「ｂのインターフェイス方法」では、以下に示す対応関係でＣＰＵ２とスタートＲＯＭ４との間のバイトイネーブルラインと、アドレスラインと、データバスが、メモリマネージメントユニット３を介してインターフェイスされる。ＣＰＵアドレス２・・・・・・・・・・・・・・・ＲＯＭアドレス０ＣＰＵアドレス３・・・・・・・・・・・・・・・ＲＯＭアドレス１ＣＰＵアドレス４・・・・・・・・・・・・・・・ＲＯＭアドレス２・・ＣＰＵアドレス１９・・・・・・・・・・・・・・ＲＯＭアドレス１７ＣＰＵデータ０・・・・・・・・・・・・・・・・ＲＯＭデータ０・・ＣＰＵデータ３１・・・・・・・・・・・・・・・ＲＯＭデータ３１なお、スタートＲＯＭ４内のデータバス幅が８ビットの
場合は、上記１６ビットの場合と同様に上記バイトスワ
ップ処理を実行することにより、ＣＰＵ２からデータバ
ス幅が８ビットのスタートＲＯＭ４に対してもインター
フェイスが可能となる。

【００２０】本実施の形態のＣＰＵ２は、リセットされ
た後、始めにスタートＲＯＭ４にアクセスする後述する
スタートＲＯＭアクセス処理を実行する際には、まず、
そのメモリアドレス“ＦＦＦＦＦ０”にアクセスし、メ
モリアドレス“ＦＦＦＦＦ０〜ＦＦＦＦＦＦ”に格納さ
れたジャンプ命令に従って、スタートＲＯＭ４内のメモ
リアドレス“ＦＦＦＦＣ０”にジャンプする処理を実行
する。この時、ＣＰＵ２は、メモリマネージメントユニ
ット３を介して上記「ａのインターフェイス方法」によ
りスタートＲＯＭ４内の図３に示すメモリ領域４１に対
するアクセスを実行している。

【００２１】すなわち、スタートＲＯＭ４内は、図３に
示すように、当該スタートＲＯＭ４へのアクセス処理に
係る命令として、上記ジャンプ命令や、当該スタートＲ
ＯＭ４、及びＲＯＭ５にアクセスするための上記各イン
ターフェイス方法等をメモリマネージメントユニット３
にセットするためのプログラムを格納するとともに、Ｃ
ＰＵ２からそのプログラムに対するアクセス幅を１６ビ
ットに固定するメモリアクセス禁止領域であるメモリ領
域４１（メモリアドレス“ＦＦＦＦＣ０〜ＦＦＦＦＦ
Ｆ”）と、３２ビットのデータバス幅でメモリアクセス
可能領域であるメモリ領域４２（メモリアドレス“ＦＦ
ＦＦＢＦ〜Ｆ０００００”）と、に区分されている。

【００２２】したがって、ＣＰＵ２は、そのスタートＲ
ＯＭ４内のメモリ領域４１に格納された命令に従って、
アドレスバス１１を介してメモリマネージメントユニッ
ト３に３２ビット幅のメモリアドレスを出力しても、上
記バイトイネーブル信号ＢＥＢ［３：０］でバイトスワ
ップを指定してメモリマネージメントユニット３に出力
することにより、そのメモリドレスがメモリマネージメ
ントユニット３によりバイト単位でスワップするＲＯＭ
アドレスに変換されることにより、スタートＲＯＭ４内
で処理されるデータバス幅が１６ビットあるいは３２ビ
ットに係わらず、スタートＲＯＭ４内のメモリ領域４１
に対しては１６ビット単位でアクセス動作が開始され
る。

【００２３】次いで、ＣＰＵ２は、スタートＲＯＭ４内
のメモリ領域４１のメモリアドレス“ＦＦＦＦＣ０〜Ｆ
ＦＦＦＥＦ”に格納された命令に従って、スタートＲＯ
Ｍ４内のメモリ領域４２に、３２ビットのデータバス幅
でメモリアクセスするようにインターフェイス方法を切
り換えるためのバス幅の切換指示を上記バイトイネーブ
ル信号ＢＥＢ［３：０］（全ビットをハイに固定）に設
定してメモリマネージメントユニット３に出力すること
により、そのメモリアドレスがメモリマネージメントユ
ニット３により１６ビットのデータバス幅のアクセスか
ら３２ビットのデータバス幅のメモリアクセスへの切り
換え処理を実行させる。この時、ＣＰＵ２は、メモリマ
ネージメントユニット３を介して上記「ａのインターフ
ェイス方法」によりスタートＲＯＭ４内のメモリ領域４
１に対するアクセスを実行している。

【００２４】さらに、ＣＰＵ２は、上記１６ビットから
３２ビットへのデータバス幅のアクセス切り換え処理が
終了すると、スタートＲＯＭ４内のメモリ領域４１のメ
モリアドレス“ＦＦＦＦＣ０〜ＦＦＦＦＥＦ”に格納さ
れたジャンプ命令に従って、スタートＲＯＭ４内のメモ
リ領域４２にアクセスするためのメインフローが格納さ
れたスタートＲＯＭ４内のメモリアドレス“０００００
０〜ＦＦＦＦＢＦ”にジャンプする。この時、ＣＰＵ２
は、メモリマネージメントユニット３を介して上記「ａ
のインターフェイス方法」によりスタートＲＯＭ４内の
メモリ領域４１に対するアクセスを実行している。

【００２５】次いで、ＣＰＵ２は、上記メインフローが
格納されたメモリアドレス“００００００〜ＦＦＦＦＢ
Ｆ”へのジャンプ処理が終了すると、そのメモリアドレ
スに格納されたメインプログラムに従ってスタートＲＯ
Ｍ４内のメモリ領域４２、及びその他のＲＯＭ５内のメ
モリ領域５１（図３参照）に３２ビットのデータバス幅
でメモリアクセスする動作を開始する。この時、ＣＰＵ
２は、メモリマネージメントユニット３を介して上記
「ｂのインターフェイス方法」によりスタートＲＯＭ
４、及びその他のＲＯＭ５に対するメモリアクセスを実
行している。

【００２６】メモリマネージメントユニット３は、図２
に示すように、アドレスデコーダ３１、タイミング回路
３２、バスサイジング回路３３、スタートＲＯＭバス幅
設定部３４、及びアドレス変換回路３５により構成され
ている。

【００２７】アドレスデコーダ３１は、ＣＰＵ２からア
ドレスバス１１を介して入力されるスタートＲＯＭ４内
あるいはＲＯＭ５内の３２ビット単位のメモリアドレス
をデコードし、そのデコードアドレスをタイミング回路
３２とバスサイジング回路３３に出力する。

【００２８】タイミング回路３２は、アドレスデコーダ
３１から入力されるデコードアドレスと、バスサイジン
グ回路３３から入力されるバス変更タイミング制御信号
とに基づいてスタートＲＯＭ４内あるいはＲＯＭ５内
に、指定されたデータバス幅である１６ビットあるいは
３２ビットでアクセスするためのアクセスタイミングを
制御するメモリ制御信号を生成し、そのメモリ制御信号
をシステムバス８を介してスタートＲＯＭ４あるいはＲ
ＯＭ５に出力する。

【００２９】例えば、スタートＲＯＭ４が１６ビットの
データバス幅でデータを処理する機能を有する場合に、
ＣＰＵ２から３２ビット幅で入力されるメモリアドレス
をタイミング回路３２では、１６ビット幅で２回に分け
てメモリアドレスでアクセスするようにメモリ制御信号
が生成される。また、スタートＲＯＭ４が３２ビットの
データバス幅でデータを処理する機能を有する場合に、
ＣＰＵ２から３２ビット幅で入力されるメモリアドレス
をタイミング回路３２では、１回で当該メモリアドレス
にアクセスするようにメモリ制御信号が生成される。

【００３０】バスサイジング回路３３は、アドレスデコ
ーダ３１から入力されるデコードアドレスと、スタート
ＲＯＭバス幅設定部３４から入力されるビットシフト信
号（１ビットシフト→１６ビット幅、２ビットシフト→
３２ビット幅）とに基づいて、そのビットシフト信号に
より示されるデータバス幅に応じてスタートＲＯＭ４内
にアクセスするデータバス幅とタイミングを制御するバ
ス変更タイミング制御信号を生成してタイミング回路３
２に出力するとともに、当該メモリマネージメントユニ
ット３からスタートＲＯＭ４へのアクセス中にＣＰＵ２
に対してウエイトをかけるウエイト信号を生成してＣＰ
Ｕ２に出力する。

【００３１】スタートＲＯＭバス幅設定部３４は、２ビ
ットのシフトレジスタにより構成され、ＣＰＵ２からデ
ータバス１２を介して入力されるバス幅の切換指示が設
定された上記バイトイネーブル信号ＢＥＢに応じて、そ
のシフトレジスタのビットをシフトさせてビットシフト
信号をバスサイジング回路３３に出力する。すなわち、
１６ビット幅への切り換え指示の場合は、そのシフトレ
ジスタを１ビットシフトさせたビットシフト信号をバス
サイジング回路３３に出力し、３２ビット幅への切り換
え指示の場合は、そのシフトレジスタを２ビットシフト
させたビットシフト信号をバスサイジング回路３３に出
力する。

【００３２】アドレス変換回路３５は、ＣＰＵ２からア
ドレスバス１１を介して入力されるスタートＲＯＭ４内
あるいはＲＯＭ５内のメモリアドレスを、アクセスする
データバス幅である１６ビットあるいは３２ビット、及
び上記「ａのインターフェイス方法」あるいは「ｂのイ
ンターフェイス方法」を考慮して、スタートＲＯＭ４内
あるいはＲＯＭ５内の各ＲＯＭアドレスに変換し、その
ＲＯＭアドレスをシステムバス８を介してスタートＲＯ
Ｍ４内あるいはＲＯＭ５内の各メモリ領域にアクセスす
る。

【００３３】また、図１においてスタートＲＯＭ４は、
上記図３に示したように、当該スタートＲＯＭ４へのア
クセス処理に係る命令として、上記ジャンプ命令を格納
するとともに、当該スタートＲＯＭ４にアクセスするた
めのインターフェイス方法、及びその他のＲＯＭ５にア
クセスするためのインターフェイス方法等をメモリマネ
ージメントユニット３にセットするためのプログラムを
格納するアクセス禁止領域であるメモリ領域４１（メモ
リアドレス“ＦＦＦＦＣ０〜ＦＦＦＦＦＦ”）と、３２
ビット幅のアクセス可能領域であるメモリ領域４２（メ
モリアドレス“ＦＦＦＦＢＦ〜Ｆ０００００”）と、に
区分されている。

【００３４】ＲＯＭ５は、その内部が１６ビット幅のデ
ータ、あるいは３２ビット幅のデータを格納するように
メモリアドレスが設定されており、上記図３に示したよ
うにメモリ領域５１を形成して上記ＣＰＵ２が実行する
各種処理プログラム等を格納する。

【００３５】ＲＡＭ６は、ＣＰＵ２により実行される各
種処理に際して処理される各種データ等を一時的に格納
するメモリ領域を形成する。また、ＲＡＭ６は、プログ
ラムやデータ等が予め記憶されている記憶媒体７を有し
ており、この記憶媒体７は磁気的、光学的記録媒体、若
しくは半導体メモリで構成されている。この記憶媒体７
はＲＡＭ６に固定的に設けたもの、若しくは着脱自在に
装着するものであり、この記憶媒体７には上記各種処理
プログラム、及び各処理プログラムで処理されたデータ
等を記憶する。

【００３６】また、この記憶媒体７に記憶するプログラ
ム、データ等は、通信回線等を介して接続された他の機
器から受信して記憶する構成にしてもよく、更に、通信
回線等を介して接続された他の機器側に上記記憶媒体を
備えた記憶装置を設け、この記憶媒体７に記憶されてい
るプログラム、データを通信回線を介して使用する構成
にしてもよい。

【００３７】次に、本実施の形態の動作を説明する。

【００３８】ＣＰＵ２は、コンピュータシステム１がリ
セットされた後、始めにスタートＲＯＭ４にアクセスす
るスタートＲＯＭアクセス処理を実行する。このＣＰＵ
２により実行されるスタートＲＯＭアクセス処理につい
て図４に示すフローチャートに基づいて説明する。

【００３９】なお、図１においてスタートＲＯＭ４に
は、そのデータバス幅が１６ビットのものが接続されて
いるものとする。

【００４０】ＣＰＵ２は、コンピュータシステム１がリ
セットされた後、本スタートＲＯＭアクセス処理を開始
し、まず、そのスタートＲＯＭ４内のメモリ領域４１の
メモリアドレス“ＦＦＦＦＦ０”にアクセスし、メモリ
アドレス“ＦＦＦＦＦ０〜ＦＦＦＦＦＦ”に格納された
ジャンプ命令に従って、スタートＲＯＭ４内のメモリア
ドレス“ＦＦＦＦＣ０”にジャンプする処理を実行する
（ステップＳ１）。この時、ＣＰＵ２及びメモリマネー
ジメントユニット３では、上記「ａのインターフェイス
方法」によりスタートＲＯＭ４内のメモリ領域４１に対
するアクセス動作ず実行されている。

【００４１】この時、ＣＰＵ２からメモリマネージメン
トユニット３に対しては、１６ビットのデータバス幅で
スタートＲＯＭ４内のメモリ領域４１にアクセスするよ
うにデータバス幅の切換指示を設定したバイトイネーブ
ル信号ＢＥＢがデータバス１２を介して出力されるとと
もに、メモリアドレス“ＦＦＦＦＦ０”がアドレスバス
１１を介して出力される。そして、メモリマネージメン
トユニット３では、そのＣＰＵ２から入力されるバイト
イネーブル信号ＢＥＢがスタートＲＯＭバス幅設定部３
４に入力されると、そのシフトレジスタを１６ビットの
データバス幅の設定に合わせて１ビットシフトさせたビ
ットシフト信号がバスサイジング回路３３に出力され
る。

【００４２】また、アドレスデコーダ３１では、ＣＰＵ
２から入力されたメモリアドレス“ＦＦＦＦＦ０”がデ
コードされてデコードアドレスとしてバスサイジング回
路３３に出力されると、バスサイジング回路３３では、
このデコードアドレスとスタートＲＯＭバス幅設定部３
４から入力されるビットシフト信号とから１６ビットの
データバス幅でアクセスするためのバス変更タイミング
制御信号が生成されてタイミング回路３２に出力され
る。タイミング回路３２では、アドレスデコーダ３１か
ら入力されるデコードアドレスと、バスサイジング回路
３３から入力されるバス変更タイミング制御信号とから
指定された１６ビットのデータバス幅でアクセスするた
めのアクセスタイミングを制御するメモリ制御信号が生
成され、そのメモリ制御信号がシステムバス８を介して
スタートＲＯＭ４に出力される。

【００４３】また、アドレス変換回路３５では、ＣＰＵ
２から入力されたメモリアドレス“ＦＦＦＦＦ０”が、
アクセスするデータバス幅である１６ビット、及び上記
「ａのインターフェイス方法」を考慮して、スタートＲ
ＯＭ４内の各ＲＯＭアドレスに変換され、そのＲＯＭア
ドレスによりシステムバス８を介してスタートＲＯＭ４
内あるいはメモリ領域４１にアクセスされる。

【００４４】以上がＣＰＵ２とメモリマネージメントユ
ニット３によりスタートＲＯＭ４内のメモリ領域４１に
対して１６ビットのデータバス幅で実行されるアクセス
動作である。

【００４５】次いで、ＣＰＵ２は、スタートＲＯＭ４内
のメモリ領域４１のメモリアドレス“ＦＦＦＦＣ０〜Ｆ
ＦＦＦＥＦ”に格納された命令に従って、スタートＲＯ
Ｍ４内のメモリ領域４２は、３２ビットのデータバス幅
でメモリアクセスするようにインターフェイス方法を切
り換えるためのデータバス幅の切換指示をバイトイネー
ブル信号ＢＥＢに設定してメモリマネージメントユニッ
ト３に出力して、メモリマネージメントユニット３によ
り１６ビットのデータバス幅のアクセス動作から３２ビ
ットのデータバス幅のアクセス動作への切り換え処理を
実行させる（ステップＳ２）。この時、ＣＰＵ２及びメ
モリマネージメントユニット３では、上記「ａのインタ
ーフェイス方法」によりスタートＲＯＭ４内のメモリ領
域４１に対するアクセス動作が実行されている。

【００４６】メモリマネージメントユニット３では、Ｃ
ＰＵ２から入力されるバス幅切り換え指示が設定された
バイトイネーブル信号ＢＥＢがスタートＲＯＭバス幅設
定部３４に入力されると、スタートＲＯＭバス幅設定部
３４では、３２ビットのデータバス幅への切り換え指示
であるため、そのシフトレジスタを２ビットシフトさせ
たビットシフト信号がバスサイジング回路３３に出力さ
れる。

【００４７】そして、バスサイジング回路３３では、ス
タートＲＯＭバス幅設定部３４から入力されるビットシ
フト信号が２ビットシフトである場合は、そのビットシ
フト信号により示されるデータバス幅は３２ビットであ
るため、アドレスデコーダ３１から入力されるデコード
アドレスが、３２ビットのアクセス幅とタイミングでス
タートＲＯＭ４内のメモリ領域４２にアクセスするよう
にバス変更タイミング制御信号が生成されてタイミング
回路３２に出力される。

【００４８】タイミング回路３２では、アドレスデコー
ダ３１から入力されるデコードアドレスと、バスサイジ
ング回路３３から入力されるバス変更タイミング制御信
号とから指定された３２ビットのデータバス幅でアクセ
スするためのアクセスタイミングを制御するメモリ制御
信号が生成され、そのメモリ制御信号がシステムバス８
を介してスタートＲＯＭ４に出力される。

【００４９】また、アドレス変換回路３５では、ＣＰＵ
２から入力されたメモリアドレス“ＦＦＦＦＣ０〜ＦＦ
ＦＦＥＦ”が、アクセスするデータバス幅である３２ビ
ット、及び上記「ａのインターフェイス方法」を考慮し
て、スタートＲＯＭ４内の各ＲＯＭアドレスに変換さ
れ、そのＲＯＭアドレスによりシステムバス８を介して
スタートＲＯＭ４内のメモリ領域４２（メモリアドレス
“ＦＦＦＦＢＦ〜Ｆ０００００”）にアクセスされる。

【００５０】以上のＣＰＵ２とメモリマネジメントユニ
ット３とのデータバス幅の切り換え処理によりスタート
ＲＯＭ４内のメモリ領域４２に対して３２ビットのデー
タバス幅でアクセス動作を実行するためのインターフェ
イス処理が終了する。

【００５１】さらに、ＣＰＵ２は、上記１６ビットから
３２ビットへのデータバス幅のアクセス切り換え処理が
終了すると、スタートＲＯＭ４内のメモリ領域４１のメ
モリアドレス“ＦＦＦＦＣ０〜ＦＦＦＦＥＦ”に格納さ
れたジャンプ命令に従って、スタートＲＯＭ４内のメモ
リ領域４２にアクセスするためのメインフローが格納さ
れたスタートＲＯＭ４内のメモリアドレス“０００００
０〜ＦＦＦＦＢＦ”にジャンプする（ステップＳ３）。
この時、ＣＰＵ２は、メモリマネージメントユニット３
を介して上記「ａのインターフェイス方法」によりスタ
ートＲＯＭ４内のメモリ領域４１に対するアクセスを実
行している。

【００５２】次いで、ＣＰＵ２は、上記メインフローが
格納されたメモリアドレス“００００００〜ＦＦＦＦＢ
Ｆ”へのジャンプ処理が終了すると、そのメモリアドレ
スに格納されたメインプログラムに従ってスタートＲＯ
Ｍ４内のメモリ領域４２、及びその他のＲＯＭ５内のメ
モリ領域５１（図３参照）に３２ビットのデータバス幅
でメモリアクセスする動作を開始して（ステップＳ
４）、本スタートＲＯＭアクセス処理を終了する。この
時、ＣＰＵ２は、メモリマネージメントユニット３を介
して上記「ｂのインターフェイス方法」によりスタート
ＲＯＭ４、及びその他のＲＯＭ５に対するメモリアクセ
スを実行している。

【００５３】すなわち、スタートＲＯＭ４が１６ビット
のデータバス幅でデータを処理する機能を有する場合
に、ＣＰＵ２から３２ビット幅で入力されるメモリアド
レスをタイミング回路３２では、１６ビット幅で２回に
分けてメモリアドレスでアクセスするようにメモリ制御
信号が生成される。

【００５４】また、この時タイミング回路３２では、当
該メモリマネージメントユニット３からスタートＲＯＭ
４内のメモリ領域３２へのアクセス中に、ＣＰＵ２に対
してウエイトをかけるウエイト信号が生成されてＣＰＵ
２に出力されることにより、ＣＰＵ２では、メモリアク
セス中のメモリアクセス要求が待機される。

【００５５】以上のＣＰＵ２により実行されたスタート
ＲＯＭアクセス処理によりデータバス幅が１６ビットの
スタートＲＯＭ４にアクセスされた場合、そのスタート
ＲＯＭ４内では、ＣＰＵ２によってどのようにアクセス
されているかを、そのメモリ領域４２と周辺のメモリ領
域４２について図５に示す。

【００５６】この図５において図中の左側は、ＣＰＵ２
からアクセス要求されるスタートＲＯＭ４内のダブルワ
ードアドレスを示し、スタートＲＯＭ４内の英数字はＣ
ＰＵ２がその英数字で示されるメモリアドレスでアクセ
スされると、その英数字で示す位置にアクセスされるこ
とを示している。例えば、ＣＰＵ２がメモリアドレス
“ＦＦＦＦ７９”にアクセスすると、ＲＯＭアドレス
“３ＦＦＤＥ”のデータビット“Ｄ８〜Ｄ１５”にアク
セスされ、ＣＰＵ２がメモリアドレス“ＦＦＦＦＡ”に
アクセスすると、ＲＯＭアドレス“３ＦＦＦＤ”のデー
タビット“Ｄ０〜Ｄ７”にアクセスされることを示して
いる。図５に示すスタートＲＯＭ４の場合、ＲＯＭアド
レス“３ＦＦＥ０〜３ＦＦＥＦ”の下位ワードアドレス
は、ＣＰＵ２から２種類のＣＰＵアドレスでアクセス可
能であるが、これは図３に示したメモリ領域４１とメモ
リ領域４２とで、メモリアドレスをワードアドレス（１
６ビット）とダブルワード（３２ビット）に区別してア
クセスさせるようにしたためである。

【００５７】また、図５に示すスタートＲＯＭ４内のＲ
ＯＭアドレス“３ＦＦＦ０〜３ＦＦＦＦ”の上位アドレ
ス“Ｄ１６〜Ｄ３１”は、メモリアクセス不可領域であ
るが、これは図３に示したメモリ領域４１内でデータバ
ス幅の切換プログラムが格納されたメモリ領域であるか
らである。また、図３に示したメモリ領域４１内は、ワ
ードアドレス（１６ビットのデータバス幅）でアクセス
するメモリ領域としているため、メモリ領域４２内のＣ
ＰＵアドレス“ＦＦＦＦ８０〜ＦＦＦＦＢＦ”は使用禁
止領域としている。

【００５８】また、図６に示すように、スタートＲＯＭ
４が３２ビットのデータバス幅のものが接続された場合
は、ＣＰＵ２がリセットされて、始めにスタートＲＯＭ
４にアクセスする後述するスタートＲＯＭアクセス処理
を実行する際には、まず、そのメモリアドレス“ＦＦＦ
ＦＦ０”にアクセスした後、スタートＲＯＭ４１内のメ
モリ領域４１以外のメモリ領域４２あるいはメモリ領域
５１にアクセスする前に、メモリ領域４１以外のデータ
バス幅である３２ビットを設定するために、メモリ領域
４１にはそのデータバス幅を切り換えるバス幅切換設定
命令を格納しておく。

【００５９】この場合、ＣＰＵ２は、メモリ領域４１に
格納されたバス幅切換設定命令により、その３２ビット
のデータバス幅への切換指示を上記バイトイネーブル信
号ＢＥＢに設定してメモリマネージメントユニット３に
出力し、メモリマネージメントユニット３により、ＣＰ
Ｕ２から３２ビット幅で入力されるメモリアドレスをタ
イミング回路３２では、１回で当該メモリアドレスにア
クセスするようにメモリ制御信号を生成させるととも
に、アドレス返還回路３５により、ＣＰＵ２から入力さ
れたダブルワードアドレスが、データバス幅が３２ビッ
ト、及び上記「ｂのインターフェイス方法」を考慮し
て、スタートＲＯＭ４内の各ＲＯＭアドレスに変換さ
れ、そのＲＯＭアドレスによりシステムバス８を介して
スタートＲＯＭ４内のメモリ領域４２（メモリアドレス
“ＦＦＦＦＢＦ〜Ｆ０００００”）にアクセスされる。
このためＣＰＵ２は、スタートＲＯＭ４内のメモリ領域
４２に対して３２ビットのデータバス幅で高速にアクセ
ス可能である。

【００６０】また、図示しないがＣＰＵ２とスタートＲ
ＯＭ４の各データバス幅が共に１６ビットである場合
は、そのＣＰＵ２から入力されたワードアドレスが、デ
ータバス幅が１６ビット、及び上記「ｂのインターフェ
イス方法」を考慮して、スタートＲＯＭ４内の各ＲＯＭ
アドレスに変換され、そのＲＯＭアドレスによりシステ
ムバス８を介して、図７に示すように、そのスタートＲ
ＯＭ４内のメモリ領域４１、４２を区別せずに、そのメ
モリアドレス“ＦＦＦＦＦＦ〜Ｆ０００００”にアクセ
スされる。

【００６１】したがって、本実施の形態のコンピュータ
システム１では、スタートＲＯＭ４内のメモリ領域４１
の一部をデータバス幅１６ビット固定とし、その他のメ
モリ領域を１６ビットあるいは３２ビットのデータバス
幅でアクセス可能なプログラマブル領域とし、そのデー
タバス幅を固定したメモリ領域４１内の一部には、スタ
ートＲＯＭ４内あるいはその他のＲＯＭ５内にアクセス
する際のデータバス幅をプログラマブルに切り換えるた
めの容量の少ないプログラムを格納することにより、Ｒ
ＯＭ全体から見れば僅かなメモリ容量（ＲＯＭアドレス
“３ＦＦＥ０〜３ＦＦＦＦ”の上位ワード、ＣＰＵアド
レス“ＦＦＦＦ８０〜ＦＦＦＦＢＦ”）を消費するだけ
で、スタートＲＯＭ４内にはデータバス幅設定用の専用
端子を用意する必要がなくなり、スタートＲＯＭ４内の
データバス幅よりも広いメモリを使用するシステムにお
いて、そのＲＯＭへのアクセス処理速度を損なうことな
く高いスループットを得ることができる。

【００６２】なお、上記実施の形態では、１６ビットあ
るいは３２ビットのデータバス幅を有するスタートＲＯ
Ｍ４に対応するメモリアクセス処理の場合を示したが、
その他の８ビット等のデータバス幅との組み合わせでも
上記メモリアクセス処理の構成を適用可能であり、また
３種類以上のデータバス幅を利用するシステムの場合で
も適用可能である。これらの場合は、ＣＰＵ２のスター
トアドレスを含む上記スタートＲＯＭ４内のメモリ領域
４１のような小容量のメモリ領域を用意して、そのメモ
リ領域は対応させるデータバス幅の中で最も小さいデー
タバス幅のメモリ領域と見なしてアクセスすればよい。

【００６３】

【発明の効果】請求項１記載の発明のメモリアクセス制
御装置によれば、ＲＯＭ等のメモリデバイス内にはデー
タバス幅設定用の専用端子を用意する必要がなくなり、
そのメモリデバイス内のデータバス幅よりも広いメモリ
を使用するシステムにおいて、そのメモリデバイスへの
アクセス処理速度を損なうことなく高いスループットを
得ることができる。

【００６４】請求項２記載の発明のメモリアクセス制御
装置によれば、データバス幅を固定したメモリ領域内に
は、メモリデバイス内にアクセスする際のデータバス幅
をプログラマブルに切り換えるためのプログラムを格納
することにより、メモリデバイス全体から見れば僅かな
メモリ容量を消費するだけで、メモリデバイス内にはデ
ータバス幅設定用の専用端子を用意する必要がなくな
る。

【００６５】請求項３記載の発明の記憶媒体によれば、
ＲＯＭ等のメモリデバイス内にはデータバス幅設定用の
専用端子を用意する必要がなくなり、そのメモリデバイ
ス内のデータバス幅よりも広いメモリを使用するシステ
ムにおいて、そのメモリデバイスへのアクセス処理速度
を損なうことなく高いスループットを得ることができる
プログラムをコンピュータで実行することができる。

【図面の簡単な説明】

【図１】本発明を適用した一実施の形態のコンピュータ
システム１の要部構成を示すブロック図である。

【図２】図１におけるメモリマネージメントユニット３
内の内部構成を示すブロック図である。

【図３】図１におけるスタートＲＯＭ４、及びその他の
ＲＯＭ５内のメモリ構成を示す図である。

【図４】図１のＣＰＵ２により実行されるスタートＲＯ
Ｍアクセス処理を示すフローチャートである。

【図５】図４のスタートＲＯＭアクセス処理によりＣＰ
Ｕ２から１６ビットのデータバス幅でアクセスされるス
タートＲＯＭ４内のメモリアクセスの状態を示す図であ
る。

【図６】３２ビットのデータバス幅のスタートＲＯＭ４
が接続されたコンピュータシステム１の要部構成を示す
ブロック図である。

【図７】図６のＣＰＵ２から３２ビットのデータバス幅
でアクセスされるスタートＲＯＭ４内のメモリアクセス
の状態を示す図である。

【符号の説明】

１コンピュータシステム２ＣＰＵ３メモリマネージメントユニット４スタートＲＯＭ４１、４２メモリ領域５ＲＯＭ６ＲＡＭ７記憶媒体８システムバス１１アドレスバス１２データバス

Claims

【特許請求の範囲】

【請求項１】ＣＰＵからアクセスされるメモリデバイス
内を、当該ＣＰＵからアクセスされるスタートアドレス
を含み、当該ＣＰＵからアクセスされるデータバス幅を
固定した第１のメモリ領域と、当該ＣＰＵからアクセス
されるデータバス幅をプログラマブルに可変可能とした
第２のメモリ領域と、に区分し、前記ＣＰＵからのアクセス要求内容に応じて前記第２の
メモリ領域にアクセスする際のデータバス幅を設定する
バス幅設定手段と、このバス幅設定手段により設定されたデータバス幅に応
じて、前記ＣＰＵからアクセス要求されるメモリアドレ
スを、当該データバス幅でアクセスするように変換して
前記メモリデバイスに出力するアドレス変換手段と、前記ＣＰＵからアクセス要求されるメモリアドレスを、
前記第１、第２のメモリ領域内のどの領域になるかを示
すアドレスにデコードして出力するアドレスデコード手
段と、このアドレスデコード手段によりデコードされたデコー
ドアドレスと、前記バス幅設定手段により設定されたデ
ータバス幅と、に基づいて前記第１、第２のメモリ領域
内のアドレス領域を指定するアドレス領域指定手段と、このアドレス領域指定手段により指定されたアドレス領
域と、前記アドレスデコード手段によりデコードされた
デコードアドレスと、に基づいて前記第１、第２のメモ
リ領域にアクセスするタイミングを設定するアクセスタ
イミング設定手段と、を備えたことを特徴とするメモリアクセス制御装置。
【請求項２】前記第１のメモリ領域には、前記ＣＰＵか
らのアクセス要求内容に応じたデータバス幅の設定に係
る処理命令を格納したことを特徴とする請求項１記載の
メモリアクセス制御装置。
【請求項３】コンピュータが実行可能なプログラムを格
納した記憶媒体であって、ＣＰＵからアクセスされるメモリデバイス内を、当該Ｃ
ＰＵからアクセスされるスタートアドレスを含み、当該
ＣＰＵからアクセスされるデータバス幅を固定した第１
のメモリ領域と、当該ＣＰＵからアクセスされるデータ
バス幅をプログラマブルに可変可能とした第２のメモリ
領域と、に区分し、前記ＣＰＵからのアクセス要求内容に応じて前記第２の
メモリ領域にアクセスする際のデータバス幅を設定する
ためのコンピュータが実行可能なプログラムコードと、このバス幅設定手段により設定されたデータバス幅に応
じて、前記ＣＰＵからアクセス要求されるメモリアドレ
スを、当該データバス幅でアクセスするように変換して
前記メモリデバイスに出力するためのコンピュータが実
行可能なプログラムコードと、前記ＣＰＵからアクセス要求されるメモリアドレスを、
前記第１、第２のメモリ領域内のどの領域になるかを示
すアドレスにデコードして出力するためのコンピュータ
が実行可能なプログラムコードと、このアドレスデコード手段によりデコードされたデコー
ドアドレスと、前記バス幅設定手段により設定されたデ
ータバス幅と、に基づいて前記第１、第２のメモリ領域
内のアドレス領域を指定するためのコンピュータが実行
可能なプログラムコードと、このアドレス領域指定手段により指定されたアドレス領
域と、前記アドレスデコード手段によりデコードされた
デコードアドレスと、に基づいて前記第１、第２のメモ
リ領域にアクセスするためのコンピュータが実行可能な
プログラムコードと、を含むプログラムを格納したことを特徴とする記憶媒
体。