JPH05120020A

JPH05120020A - フアジイ推論処理方法および装置

Info

Publication number: JPH05120020A
Application number: JP4098512A
Authority: JP
Inventors: Hajime Nishidai; 元西台
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1991-05-15
Filing date: 1992-03-26
Publication date: 1993-05-18

Abstract

(57)【要約】【目的】ファジィ推論処理を効率的に行なう。【構成】前件部に入力変数とメンバーシップ関数との
組を設け，後件部に出力変数とメンバーシップ関数との
組を設けることにより構成される複数のルールがＲＡＭ
に設定されている。入力データを受信したときに，その
入力データの入力変数が関係するすべてのルールについ
て前件部処理を行ない，その後，他の入力データが与え
られたときに他の入力データの入力変数が関係するすべ
てのルールについて前件部処理を行なうようにして，入
力変数ごとに前件部処理を実行する。

Description

【発明の詳細な説明】

【０００１】

【技術分野】この発明はファジィ推論処理方法および装
置に関する。

【０００２】

【背景技術】熟練した技術者や技能者のもつ，数式など
によっては厳密に表わすことが困難ないわゆるノウハ
ウ，経験則と呼ばれるものを利用して意志決定，故障診
断を行なったり，非線形性の強い制御対象の自動制御を
行なう場合に，ファジィ推論処理が広く用いられるよう
になってきた。ファジィ推論処理は，ファジィ推論処理
専用のアーキテクチャをもつアナログもしくはディジタ
ル・プロセッサまたはファジィ演算が可能なようにプロ
グラムされた汎用ディジタル・コンピュータによって実
行される。

【０００３】ファジィ推論処理はいわゆるIf, thenルー
ルにしたがって実行される。If, thenルールの例を以下
に示す。

【０００４】ルール１：If ｘ１＝ＰＬ and ｘ２＝ＰＬ and ｘ４＝ＰＬ， then ｙ１＝ＰＬルール２：If ｘ１＝ＰＬ and ｘ２＝ＰＭ， then ｙ１＝ＰＬ ……… ルールｉ：If ｘ１＝ＮＬ and ｘ３＝ＰＭ， then ｙ１＝ＺＲ

【０００５】ここでIf…，を前件部，then以降を後件部
という。ｘ１，ｘ２，ｘ３，ｘ４は入力変数，ｙ１は出
力変数である。ＰＬ，ＰＭ，ＮＬ，ＺＲ等はメンバーシ
ップ関数を表わす言語情報でラベルという。

【０００６】ファジィ推論演算は次のようにして実行さ
れる。

【０００７】まず前件部処理において，入力データの対
応するメンバーシップ関数に対する適合度が求められ
る。たとえばルール１において，入力変数ｘ１，ｘ２お
よびｘ４に関する入力データ（これらも符号ｘ１，ｘ２
およびｘ４で表わす）のメンバーシップ関数ＰＬに対す
る適合度ａ11，ａ12およびａ14がそれぞれ求められる。
適合度とは入力データをメンバーシップ関数に与えたと
きのメンバーシップ関数の値（関数値，またはグレー
ド）である。ルール１におけるこれらの適合度ａ11，ａ
12およびａ14間で所定の演算（この演算としてはＭＩＮ
演算が最も一般的に採用されている）が行なわれ，その
結果ａ１がルール１における適合度となる。

【０００８】同じようにして，ルール２において，入力
データｘ１のメンバーシップ関数ＰＬに対する適合度ａ
21，および入力データｘ２のメンバーシップ関数ＰＭに
対する適合度ａ22がそれぞれ求められる。これらの適合
度ａ21とａ22間での所定の演算（ＭＩＮ演算）結果がル
ール２の適合度ａ２となる。

【０００９】他のルールについても同じ演算処理により
ルールごとの適合度が求められる。

【００１０】後件部が同一である複数のルールがあるか
どうかがチェックされる。たとえばルール１とルール２
の後件部はいずれもｙ１＝ＰＬで同じである。このよう
な後件部が同一のルール間において，ルールの適合度間
の所定の演算（この演算としてはＭＡＸ演算が最も一般
的に採用されている）が行なわれ，最終的な適合度Ａ１
が得られる。

【００１１】後件部が同一である複数のルールがない場
合には各ルールの適合度がそのまま保持される。

【００１２】次に後件部処理に移る。後件部処理では，
先に得られた各ルールの適合度をそのルールの後件部に
記述されているメンバーシップ関数に作用させる処理が
行なわれる。たとえば，ルール１とルール２はともに後
件部がｙ１＝ＰＬである。ルール１とルール２における
適合度はＡ１であるので，この適合度Ａ１を後件部のメ
ンバーシップ関数ＰＬに作用させる（この演算として
は，適合度Ａ１とメンバーシップ関数ＰＬとのＭＩＮ演
算，すなわちトランケーションが広く行なわれてい
る）。また，ルールｉでは，ルールｉの前件部処理で得
られた適合度ａｉが後件部のメンバーシップ関数ＺＲに
作用させる処理が行なわれる。

【００１３】このようにして得られた後件部のメンバー
シップ関数のラベルごとの演算結果もまた一種のメンバ
ーシップ関数である。これらのメンバーシップ関数相互
間の演算（たとえばＭＡＸ演算）が行なわれて最終的な
推論結果が得られる。

【００１４】自動制御等の応用においては制御対象に与
える操作量を導出する必要がある。そこで，最終的な推
論結果を非ファジィ化（デファジファイ）する演算（こ
れを確定演算処理という）が行なわれる。この演算には
重心法，最大高さ法等がある。重心法は最終的な推論結
果の重心位置を算出し，この重心位置を最終出力とする
ものである。最大高さ法は，後件部処理後における後件
部のメンバーシップ関数のうちで最もグレードの大きい
メンバーシップ関数のラベルを決定するものである。こ
れは意志決定のためにファジィ推論を利用する場合によ
く行なわれる方法で，この場合には後件部のメンバーシ
ップ関数はシングルトンで表わされることが多い。

【００１５】一般に上述したような複数のルールを記述
する（設定する）順序に制約はない。したがって，設計
者は任意の順序でルールを作成，記述またはプロセッサ
もしくはコンピュータに入力し設定する。そして，プロ
セッサまたはコンピュータ内においては，上述した一連
の処理，とくに前件部処理はルールの記述（設定）され
た順序にしたがって実行される。

【００１６】したがって，設定された複数のルールに含
まれるすべての入力変数についての入力データがそろわ
ないとファジィ推論処理を開始することができない。プ
ロセッサまたはコンピュータは，ファジィ推論処理の開
始にあたってすべての入力データが入力されているかど
うかを確認していた。

【００１７】このような従来の方法によると，入力変数
の種類数が多い場合や，入力データの入力に時間がかか
るような場合には，ファジィ推論を開始するために長い
待ち時間が必要となってしまう。後者の場合の例として
は，メインＣＰＵ等の上位機器からファジィ・プロセッ
サに入力データをシリアル伝送する場合がある。

【００１８】いずれにしても，入力データの入力または
転送からファジィ推論処理開始までの時間（オーバーヘ
ッド）が長くかかり，全体的な処理効率が低下するとい
う問題がある。

【００１９】

【発明の開示】この発明は，全体的な処理効率の向上を
図ることを目的とする。

【００２０】この発明によるファジィ推論処理方法は，
前件部の複数の入力変数と後件部の少なくとも一つの出
力変数とをメンバーシップ関数を用いて関連づける複数
のルールがあらかじめ設定されており，入力データが与
えられている一つの入力変数が関係するすべてのルール
について前件部処理を行ない，その後，入力データが与
えられている他の一つの入力変数が関係するすべてのル
ールについて前件部処理を行なうようにして，入力変数
ごとに前件部処理を実行するものである。

【００２１】この発明によるファジィ推論処理装置は，
前件部の複数の入力変数と後件部の少なくとも一つの出
力変数とをメンバーシップ関数を用いて関連づける複数
のルールがあらかじめ設定されているメモリ，与えられ
た入力データについて，その入力データの入力変数が関
係するすべてのルールについて前件部処理を実行する前
件部処理手段，および上記前件部処理手段によって一つ
の入力変数についての前件部処理が終了した後に，他の
入力変数の入力データを上記前件部処理手段に与え，そ
の入力変数について前件部処理を実行するよう制御する
手段を備えているものである。

【００２２】この発明の一実施態様においては，入力デ
ータが与えられたときに，その入力データについての入
力変数が関係するすべてのルールについて前件部処理が
実行される。

【００２３】この発明の他の実施態様においては，与え
られた入力データが記憶手段に一時記憶される。そし
て，上記記憶手段に記憶されている入力データが順次読
出され，読出された入力データについての入力変数が関
係するすべてのルールについての前件部処理が実行され
る。

【００２４】入力データが与えられたときに，割込処理
によってこの与えられた入力データを上記記憶手段に格
納するようにすることもできる。また，上記記憶手段を
ＦＩＦＯメモリにより実現し，入力データを与えられた
順序でＦＩＦＯメモリに記憶し，かつ与えられた順序に
したがってＦＩＦＯメモリから入力データを読出すよう
にしてもよい。

【００２５】上記前件部処理は，ルールによって入力変
数に関係づけられたメンバーシップ関数に対する入力デ
ータの適合度を算出し，ルールの前件部ごとに，その前
件部に含まれる入力変数についての既に算出された適合
度間で所定の演算（たとえばＭＩＮ演算）を行なうもの
である。

【００２６】すべての入力変数についての前件部処理が
終了したのち，後件部が同一のルール間において，前件
部処理結果に所定の演算（たとえばＭＡＸ演算）が施さ
れる。

【００２７】複数のルールのメモリへの設定方法には種
々の態様がある。

【００２８】その一態様は，複数のルールのそれぞれの
前件部に，すべてのルールに含まれるすべての入力変数
を含ませておき，これらの入力変数にメンバーシップ関
数を関連づけるかまたはメンバーシップ関数が関係しな
いことを示すコードを付しておくものである。この場合
には，各入力変数についての前件部処理において，各ル
ールごとにその入力変数にメンバーシップ関数が関係づ
けられているかどうかが判定され，メンバーシップ関数
が関係づけられているものについて関係づけられている
メンバーシップ関数に対する入力データの適合度が求め
られる。

【００２９】他の態様は，複数のルールの前件部を構成
する入力変数とメンバーシップ関数との対を，入力変数
ごとにまとめて，かつルールの識別コードと関連づけて
設定しておくものである。

【００３０】さらに他の態様は，複数のルールの前件部
を構成する入力変数とメンバーシップ関数との対を，入
力変数を示すコードに対応して入力変数ごとにまとめ
て，かつルールの識別コードと関連づけて設定しておく
ものである。入力データはその入力データの入力変数を
示すコードが付加されて与えられる。与えられた入力デ
ータに付加されている入力変数を示すコードが判定さ
れ，判定された入力変数を示すコードに対応して設定さ
れている入力変数とメンバーシップ関数との対に対して
前件部処理が行なわれる。

【００３１】この発明によると，入力データが与えられ
たときに，または既に与えられており記憶手段に記憶さ
れている入力データを読出して，この入力データの入力
変数が関係するすべてのルールについて前件部処理が行
なわれる。この前件部処理が終了すると，他の入力デー
タの入力変数が関係するすべてのルールについての前件
部処理が行なわれる。

【００３２】このようにして，前件部処理が入力変数ご
とに実行される。

【００３３】この発明によると，ファジィ推論演算処理
における前件部処理が入力変数ごとに実行されるので，
入力データが順次転送されてくる場合には，１つの入力
データの転送が終了すれば，次のデータが転送されてい
る間に，既に転送されてきた入力データについての前件
部処理を実行することができる。したがって，すべての
入力データの転送終了を待つことがなく，転送オーバー
ヘッドを緩和することができる。

【００３４】また，入力データの発生に周期性が無いよ
うな場合には，入力済のデータから処理を進めることが
できるので，データ待ち時間を有効に利用することがで
きる。

【００３５】さらに，入力データを要求した時点からそ
の要求した入力データが実際に得られるまでの時間が入
力データの種類（入力変数）によって異なったり，一定
していないような場合，入力データの発生の順序が一定
していないような場合には，入力データにその入力変数
を示すコードを付加して与えることにより，入力データ
が得られる順序にしたがって入力データの転送，推論処
理を実行していくことが可能となる。

【００３６】以上のようにしてこの発明によると，ファ
ジィ推論処理全体を効率よく行なうことができるように
なる。

【００３７】

【実施例の説明】

第１実施例図１から図５は第１実施例を示している。

【００３８】図１はファジィ推論処理装置の構成を示し
ている。このファジィ推論処理装置はファジィ推論処理
をソフトウエアで実行するものである。もっともこの発
明によるファジィ推論処理装置には，ファジィ推論処理
が可能なようにプログラムされた汎用プロセッサのみな
らず，ファジィ推論処理専用のアーキテクチャをもつプ
ロセッサも含まれるのはいうまでもない。

【００３９】この実施例では入力データがシリアル伝送
路を経て外部の機器または装置（ホストＣＰＵなど）か
らファジィ推論処理装置に与えられる。後述するように
入力データが与えられる順序はあらかじめ定められてい
る。

【００４０】ファジィ推論処理装置は，ファジィ推論処
理，データ伝送制御等を実行するＣＰＵ10を備え，この
ＣＰＵ10には，ＲＡＭ11，ＲＯＭ12およびバッファ（メ
モリ）14が各種バスを介して接続されている。

【００４１】ファジィ推論処理装置には，入力データを
受信するためにシリアル伝送インターフェイス13が設け
られている。このインターフェイス13はシリアル伝送ラ
インに接続されている。１つの入力変数に関する１単位
の入力データを受信すると，インターフェイス13から受
信完了信号がＣＰＵ10に与えられる。受信された入力デ
ータはバッファ14に一時的に記憶される。

【００４２】ＲＡＭ11には，あらかじめ設定された複数
のルール，複数のメンバーシップ関数等が記憶されてい
る。ＲＡＭ11にはさらに，演算処理に必要な各種データ
を記憶するエリア，および演算処理のためのワーク・エ
リアが設けられている。ＲＯＭ12はＣＰＵ10が実行する
ファジィ推論実行プログラム，データ伝送制御プログラ
ム等を格納している。

【００４３】図２はＲＡＭ11に設けられている各種エリ
アを図式的に示すものである。ＲＡＭ11内には，適合度
エリア，ＭＩＮレジスタとして用いられるエリア，設定
されたルールを記憶するルール・メモリ・エリア，設定
されたメンバーシップ関数（ＭＦ）を記憶するＭＦメモ
リ・エリア，ワーク・エリア等が設けられている。

【００４４】この実施例では一入力変数について最大７
種類（７ラベル）のメンバーシップ関数が用いられるも
のとする。これらのメンバーシップ関数のラベルを，Ｐ
Ｌ，ＰＭ，ＰＳ，ＺＲ，ＮＳ，ＮＭおよびＮＬとする。
ＰＬ（Positive Large）は正に大きい，ＰＭ（Positive
Medium ）は正に中位，ＰＳ（Positive Small）は正に
小さい，ＺＲ（Zero）はほぼ零，ＮＳ（Negative Smal
l）は負に小さい，ＮＭ（Negative Medium ）は負に中
位，ＮＬ（Negative Large）は負に大きいをそれぞれ表
わす。７ラベルのメンバーシップ関数を入，出力変数ご
とに設定してもよいし，いくつかのまたはすべての入，
出力変数でメンバーシップ関数を共用することもでき
る。これらのメンバーシップ関数を表わすデータまたは
コードはＭＦメモリ・エリアに記憶されている。

【００４５】適合度エリアは，前件部処理の対象となっ
ている入力変数の入力データの７ラベルのメンバーシッ
プ関数のそれぞれに対する適合度（入力データをメンバ
ーシップ関数に与えたときに得られる関数値またはグレ
ード）を一時的に記憶するものである。

【００４６】この実施例では設定されたルールの数をｍ
ｘとする。ＭＩＮレジスタはルールごとに，その前件部
処理において得られる適合度のＭＩＮ演算結果を記憶す
るものである。

【００４７】図３はＲＡＭ11のルール・メモリ・エリア
に設定されたルールの例を示している。10個のルールが
例示されている。ｘ１，ｘ２，ｘ３およびｘ４が入力変
数である。ｙ１は出力変数である。入，出力変数の数は
もちろん任意である。これらのルールにおいて，メンバ
ーシップ関数が組合されていない入力変数についてはそ
の旨を示すコードＳが組合されている。

【００４８】図４はＣＰＵ10によって行なわれるファジ
ィ推論処理の手順を示している。入力データは，入力変
数ｘ１，ｘ２，ｘ３，ｘ４の順に転送されてくることが
前提となっている。

【００４９】まず，ＲＡＭ11内のすべてのＭＩＮレジス
タが初期化される（ステップ31）。この初期化処理では
適合度の最大値，すなわち１が全ＭＩＮレジスタにセッ
トされる。

【００５０】続いて入力変数番号を指示するカウンタの
値ｎが１にセットされる（ステップ32）。入力変数ｘ
１，ｘ２，ｘ３およびｘ４の入力変数番号をそれぞれ
１，２，３および４とする。

【００５１】シリアル伝送インターフェイス13が第１番
目の入力変数ｘ１についての入力データを受信するまで
待つ。その入力データ（この入力データの入力変数を一
般的にｘｎと置く）を受信するとインターフェイス13か
らＣＰＵ10に対して受信完了信号が与えられるととも
に，受信した入力データはバッファ14に記憶される（ス
テップ33）。

【００５２】受信した入力データの入力変数について設
定されたすべてのメンバーシップ関数ＰＬ〜ＮＬに対す
る入力データの適合度がそれぞれ求められ，得られた適
合度がメンバーシップ関数のラベルに対応してＲＡＭ11
内の適合度エリアに記憶される（ステップ34）。

【００５３】ルール番号を示すカウンタの値ｍが１に初
期化される（ステップ35）。

【００５４】ルール・メモリ・エリアが参照され，ルー
ルｍにおける入力変数ｘｎに組合されたメンバーシップ
関数のラベルがコードＳであるかどうかがチェックされ
る（ステップ37）。入力変数ｘｎにコードＳが組合され
ている場合にはその入力変数について次に述べる前件部
処理を行なう必要はない。

【００５５】ルールｍにおける入力変数ｘｎに組合され
たメンバーシップ関数のラベルがコードＳ以外，すなわ
ちＰＬ〜ＮＬのいずれか１つであれば，適合度エリアか
らそのラベルに対応する適合度が読出され（ステップ3
8），この適合度がそのルールｍについてのＭＩＮレジ
スタに設定されている適合度よりも小さいかどうかが判
定される（ＭＩＮ演算）（ステップ39）。第１番目の入
力変数ｘ１の場合には，ＭＩＮレジスタは上記のように
最大値１をセットすることにより初期化されているか
ら，読出された適合度が１以外であればステップ39の判
定は常にＹＥＳとなる。ステップ39でＹＥＳとなれば，
適合度エリアから読出された適合度がＭＩＮレジスタに
記憶され，ＭＩＮレジスタの内容が更新される（ステッ
プ40）。このようにして，各入力変数についての処理ご
とに，その入力変数が関連するルールの適合度のＭＩＮ
演算が行なわれ，そのルールにおける適合度の最小値が
求められていく。

【００５６】ルール番号を表わすカウンタの値ｍが１ず
つインクレメントされることにより，上述したステップ
36〜40の前件部処理がルールごとに繰返されていく（ス
テップ41，42）。

【００５７】上記カウンタの値ｍがｍｘ＋１になるとす
べてのルールについての上記前件部処理が終了したこと
になり，入力変数番号を示すカウンタｎが１つインクレ
メントされ，次の入力変数が指示され（ステップ43），
次の入力変数の入力データの受信を待つことになる（ス
テップ44）。

【００５８】このようにして，入力データが受信される
毎に受信した入力データの入力変数に関する前件部処理
が行なわれるので，図５に示すように，次の入力データ
の転送中に，先に受信した入力データについての前件部
処理を実行することができる。このためデータ転送に長
い時間を要する場合でも待ち時間を削減して全体の処理
効率を向上させることが可能となる。図５において入力
ｘＥデータは最後の入力データを意味し，この実施例の
入力変数ｘ４の入力データに対応する。

【００５９】最後の入力変数ｘ４についての前件部処理
が終了すると（ステップ44），後件部が同一であるルー
ルが存在するかどうかがチェックされる。たとえば図３
に示すルール１とルール２はともに後件部がｙ１＝ＰＬ
で同一である。ルール４とルール５は後件部がｙ１＝Ｐ
Ｓで同一である。またルール６とルール８は後件部がｙ
１＝ＺＲで同一である。このように後件部が同一である
ルール間において，各ルールで得られた適合度のＭＡＸ
演算が行なわれ，このＭＡＸ演算結果がその後件部のメ
ンバーシップ関数のラベルに作用させるべきものとして
記憶される（ステップ45）。たとえば，ルール１の前件
部処理で得られた適合度をａ１（上述のＭＩＮ演算結
果，すなわちＭＩＮレジスタに記憶されている適合
度），ルール２の適合度をａ２とする。これらの適合度
ａ１とａ２のＭＡＸ演算が行なわれ，その結果，Ａ１＝
ａ１またはａ２のいずれか大きい方，が後件部のメンバ
ーシップ関数ＰＬに作用させるべきものとして保存され
る。

【００６０】このようにして，後件部のメンバーシップ
関数に作用させるべき適合度（上記のＭＡＸ演算結果，
または同一の後件部をもつルールが２つ以上存在しない
場合にはルールごとの適合度）が得られると，これらの
適合度を対応する後件部メンバーシップ関数に作用させ
（ＭＩＮ演算，またはトランケーション），得られたメ
ンバーシップ関数相互のＭＡＸ演算が実行される。これ
が後件部演算処理である（ステップ46）。

【００６１】最後に，後件部演算処理結果に対する非フ
ァジィ化処理により，出力変数についての確定した出力
データが得られる（ステップ47）。この出力データはシ
リアル伝送インターフェイス13から他の機器，装置等に
伝送される。

【００６２】上記実施例では，ＲＡＭ11に適合度エリア
が設けられている。そして，入力データを受信したとき
に，その入力データの入力変数について設定されたすべ
てのメンバーシップ関数ＰＬ〜ＮＬに対する入力データ
の適合度がそれぞれ求められ，得られた適合度がメンバ
ーシップ関数のラベルに対応してＲＡＭ11の適合度エリ
アに記憶されるように構成されている。

【００６３】ＲＡＭ11にはすべてのメンバーシップ関数
ＰＬ〜ＮＬに対する入力データの適合度を記憶する適合
度エリアが設けられているので，その分，ＲＡＭ11内の
記憶エリアが狭められることになる。ＲＡＭ11内の記憶
エリアを少しでも余分に有効利用したい場合には，図６
に示すように，適合度エリアを設けることなく，これに
代えて入力データ・エリアを設ける。そして，図７に示
すように，入力データを受信したときに，受信した入力
データをＲＡＭ11の入力データ・エリアに一時記憶する
（ステップ48）。受信した入力データの入力変数ｘｎに
ついて，ラベルＳ以外のメンバーシップ関数のラベルが
組合わされているルールについてのみ，そのラベルのメ
ンバーシップ関数に対する入力データの適合度がその都
度演算され（ステップ49），ＭＩＮ演算処理に進む。こ
のようにして，ＲＡＭ11の記憶エリアの有効利用を図る
ことができる。図７において，上記以外の処理は図４に
示すものと同じである。

【００６４】第２実施例図８および図９は第２実施例を示している。

【００６５】上述した第１実施例では，各ルールの前件
部にすべての入力変数が含まれており，メンバーシップ
関数が組合されない入力変数についてはメンバーシップ
関数のラベルに代えて特別なコードＳが組合されてい
る。したがってルールに関与しない入力変数についての
記述も各ルールに含まれるので，ルール・データの容量
が増大する。

【００６６】第２実施例においては，図８に示すよう
に，ＲＡＭ11のルール・メモリ・エリアには，入力変数
ごとに，その入力変数に関連づけられるメンバーシップ
関数のラベルがルール番号に対応して記憶されている。
入力変数ごとのラベル群の先頭には特定の開始コードと
入力変数番号とが設定されている。

【００６７】後件部のメンバーシップ関数についても同
じように，開始コードとＭＡＸ演算の記号とを先頭にし
て，ラベルが一定の順序でルール番号に関連づけて設定
されている。ＰＬ（ルール１）とＰＬ（ルール２），Ｐ
Ｓ（ルール４）とＰＳ（ルール５），ＺＲ（ルール６）
とＺＲ（ルール８）のように同じラベルのものについて
は連続して配置しておくとよい。

【００６８】このようなルールの記憶方法によると，処
理不要なものを省くことができるのでメモリ容量が少な
くてすむ。

【００６９】第２実施例も図１および図２の構成がその
まま適用される。

【００７０】図９はＣＰＵ10によるファジィ推論処理手
順を示すものである。この図において図４に示すものと
同一処理には同一ステップ番号を付し重複説明を避け
る。

【００７１】全ＭＩＮレジスタの初期化ののち（ステッ
プ31），入力変数番号を示すカウンタの値ｎが０に初期
化される（ステップ51）。そして，ルール・メモリ・エ
リアにおける先頭のルール・データが読出される（ステ
ップ52）。

【００７２】読出されたルール・データが開始コード入
力ｘｉ（ｉ＝１〜４）か，開始コードＭＡＸかが判定さ
れる（ステップ53，55）。

【００７３】開始コードｘｉであればカウンタの値ｎが
１つインクレメントされ（ステップ54），この値ｎで指
示される入力変数についての入力データの受信を待つ
（ステップ33）。

【００７４】最初は，開始コードｘ１が読出されるの
で，カウンタの値ｎが０から１になり，入力変数ｘ１に
ついての前件部処理が行なわれる。

【００７５】入力変数ｘ１についての入力データが受信
されると，その入力データの全メンバーシップ関数に対
する適合度が算出され，適合度エリアに記憶される（ス
テップ34）。

【００７６】入力変数ｘ１が関係するルールの番号とラ
ベルとからなるルール・データが，アドレスの順に読出
される。これらのルール・データは開始コードではない
からステップ53，55のいずれにおいてもＮＯとなり，ス
テップ38に進んでＭＩＮ演算を含む前件部処理が行なわ
れる（ステップ38〜40）。

【００７７】入力変数ｘ１に関するすべてのルール・デ
ータについての処理が終ると，次の入力変数ｘ２につい
ての開始コードが読出されるので，ステップ53からステ
ップ54に進み，カウンタの値ｎがインクレメントされる
（ステップ54）。そして，入力変数ｘ２についての入力
データの受信を待ってその前件部処理に移る。

【００７８】最後の入力変数ｘ４まで前件部処理が終了
すると，開始コードＭＡＸが読出されるからステップ55
でＹＥＳとなって上述したＭＡＸ演算，後件部処理およ
び確定演算処理が行なわれる（ステップ45〜47）。

【００７９】第２実施例においても，図６に示すよう
に，適合度エリアに代えて入力データ・エリアをＲＡＭ
11に設けるようにしてもよい。そして，図10に示すよう
に，図９のステップ34の処理に代えて，受信した入力デ
ータを入力データ・エリアに一時記憶する処理（ステッ
プ48）を，ステップ38の処理に代えて，入力データの入
力変数について読出されたルールに組合わされたメンバ
ーシップ関数に対する入力データの適合度を演算する処
理（ステップ49）をそれぞれ行なうようにすることがで
きる。

【００８０】第３実施例図11から図16は第３実施例を示している。

【００８１】上述した第１および第２実施例において
は，入力データが入力変数についてあらかじめ定められ
た順序で転送されてくることが前提となっている。

【００８２】第３実施例は入力データを任意の順番で転
送することができるようにしたものである。

【００８３】図12に示すように，入力データにはその入
力データの入力変数を示す入力変数番号が付加された形
態で入力データが伝送される。たとえば入力データは８
ビット，入力変数番号は８ビットで構成される。

【００８４】図11に示すファジィ推論処理装置の構成に
おいて，図１に示すものと異なる点について説明する。

【００８５】バッファが受信バッファ23と送信バッファ
24とに分けて図示されている。受信バッファ23は入力デ
ータを記憶するエリア23ａと入力変数番号を記憶するエ
リア23ｂとを備えている。

【００８６】２つのＲＡＭ21と22が設けられている。も
ちろんこれらのＲＡＭは１つのＲＡＭチップで構成する
ことも，３つ以上のＲＡＭチップで構成することもでき
る。

【００８７】一方のＲＡＭ22には少なくとも図14に示す
ようなルール・データが記憶されている。他方のＲＡＭ
21には少なくともワーク・エリアが設けられている。上
述した適合度エリア，ＭＩＮレジスタ，ＭＦメモリ・エ
リアおよび図13に示す処理済フラグ・エリアはいずれの
ＲＡＭに設けてもよい。

【００８８】ＲＡＭ22のルール・メモリ・エリアには，
図14に示すように，入力変数番号（入力ｘ１，入力ｘ２
等）ごとに，その入力変数が関係するルール番号とその
ルールにおいてその入力変数と組合されたメンバーシッ
プ関数のラベルとからなるルール・データがあらかじめ
格納されている。これらの入力変数ごとのルール・デー
タ群は入力変数番号を与えることによりアクセス可能で
ある。ルール・データ群の末尾には終了コードＥＮＤが
設定されている。

【００８９】受信バッファ23の入力変数番号エリア23ｂ
に記憶された入力変数番号によってＲＡＭ22内のそれに
対応するルール・データ群が格納されているエリアがア
ドレス指定される。具体的には入力変数番号によってそ
の入力変数に関係するルール・データ群のエリアの上位
アドレスを指定するようにすればよい。この場合には個
々のルール・データ（ルール番号とラベル）は下位アド
レスによって指定される。

【００９０】図13に示す処理済フラグ・エリアは，入力
変数に対応して処理済フラグを記憶するものである。処
理済フラグは０に初期リセットされており，入力変数に
関する前件部処理が終了したときに１にセットされる。
すべての入力変数について処理済フラグが１にセットさ
れていることを確認した上で，同一後件部間における適
合度のＭＡＸ演算処理（図15のステップ45）に進むこと
になる。

【００９１】図15はＣＰＵ10が実行するファジィ推論処
理手順を示している。この図においても，図４および図
９に示すものと同一処理には同一ステップ番号が付され
ている。

【００９２】入力データをそれに付加された入力変数番
号とともに受信すると，その入力変数番号についてのメ
ンバーシップ関数に対する入力データの適合度が求めら
れ，得られた適合度が適合度エリアに記憶される（ステ
ップ33，34）。

【００９３】続いて受信した入力変数番号によって上位
アドレスがアドレスされるＲＡＭ22のエリアからルール
・データが順次読出され，各ルール・データに関して適
合度の読出しとＭＩＮ演算処理が行なわれる（ステップ
52，38〜40）。終了コードＥＮＤが読出されればその入
力変数についての前件部処理が終了し，対応する処理済
フラグが１にセットされる（ステップ42）。

【００９４】次の入力データの受信を待って同じように
入力データに付随する入力変数についての前件部処理が
実行される。

【００９５】そして，すべての入力変数の処理済フラグ
が１にセットされれば（ステップ44），ＭＡＸ演算，後
件部処理および確定演算処理が行なわれる（ステップ4
7）。

【００９６】以上のようにして，図16に示すように，任
意の順序で入力データが与えられても，次の入力データ
の転送中に，先に与えられた入力データに関する前件部
処理が可能となる。

【００９７】第３実施例においても，図17に示すよう
に，図15のステップ34の処理をステップ48の処理に，ス
テップ38の処理をステップ49の処理にそれぞれ置き代え
るようにすることができるのはいうまでもない。

【００９８】第４実施例上述した第１から第３実施例においては，図５および図
16からも分るように，先に受信した入力データに関する
前件部処理を次に転送されてくる入力データの転送終了
までの短い時間の間に完了するということが前提となっ
ている。

【００９９】ルールの数が多くて１つの入力変数に関す
る前件部処理のために比較的長い時間を要する場合や，
入力データの転送速度が比較的速い場合には，先に受信
した入力データの入力変数に関する前件部処理の実行最
中に，次の入力データの受信が完了してしまうという事
態が生じる。場合によっては，先行する入力データの前
件部処理中に後続する２つ以上の入力データが受信され
るということもありうる。

【０１００】第４実施例は，後続して受信される入力デ
ータを一時的に記憶することにより，このような事態に
対処することができるファジィ推論処理装置に関する。

【０１０１】後続する入力データを一時的に記憶する方
法には２つある。

【０１０２】その１つは，入力データの受信完了信号を
トリガとして割込処理により受信した入力データをＲＡ
Ｍ等のメモリに一時記憶するものであり，その詳細が図
18から図20に示されている。

【０１０３】図18に示すファジィ推論処理装置は図１に
示すものと基本的に同じである。シリアル伝送インター
フェイス13から発生する受信完了信号はＣＰＵ10の割込
端子に割込信号として与えられる。

【０１０４】ＲＡＭ11には，図19に示すような複数の入
力データを記憶できる入力データ一時記憶エリアが設け
られている。

【０１０５】図20はＣＰＵ10による割込処理手順を示す
ものである。シリアル伝送インターフェイス13から割込
信号が与えられると，バッファ14に蓄えられている受信
した入力データ（第３実施例のように入力変数番号を含
む場合もある）をＲＡＭ11の入力データ一時記憶エリア
に記憶して元の処理に戻る。

【０１０６】図25に示すように，入力変数ｘ１の入力デ
ータを受信したのちこの入力変数ｘ１についての前件部
処理が行なわれる。この前件部処理の実行中に次の入力
変数ｘ２の入力データを受信したときには，入力変数ｘ
１についての前件部処理が一時中断され，受信した入力
変数ｘ２の入力データのＲＡＭ11への格納処理（割込処
理）が行なわれる。そして，入力変数ｘ２の入力データ
のＲＡＭ11への格納が終了すると再び入力変数ｘ２につ
いての前件部処理が再開される。他の入力変数の前件部
処理中に，さらに他の入力変数についての入力データを
受信したときにも同様である。

【０１０７】後続する入力データを一時的に記憶するた
めの第２の方法は，ＦＩＦＯ(FirstIn First Out)メモ
リを利用するものであり，ＦＩＦＯメモリを備えたファ
ジィ推論処理装置の構成例が図21に示されている。

【０１０８】シリアル伝送インターフェイス13によって
受信された入力データ（第３実施例のように入力データ
に付加された入力変数番号を含む場合もある）は受信し
た順序でＦＩＦＯメモリ25に記憶される。ＦＩＦＯメモ
リ25は入力データの一時記憶にのみ用いられる。ファジ
ィ推論のための他のデータは図２に示すようにＲＡＭ21
に記憶される。他の構成は図11に示すものと同じであ
る。

【０１０９】後に示すようにＣＰＵ10は各入力変数につ
いての前件部処理終了ごとにＦＩＦＯメモリ25を参照し
て，次に処理すべき入力データがこのメモリ25に一時記
憶されているかどうかをチェックする。そして，記憶さ
れていれば，受信の順序に入力データをメモリ25から読
出してその入力データについての前件部処理を実行し，
記憶されていなければ入力データの受信を待つことにな
る。

【０１１０】図26に示すように，第１番目の入力変数ｘ
１についての入力データを受信したのちは，ＦＩＦＯメ
モリに次に処理すべき入力データがある限り，連続的に
入力変数ごとの前件部処理が行なわれていくことにな
る。

【０１１１】図22は図４に示す第１実施例の処理手順に
対応するものである。第１番目の入力変数ｘ１について
の前件部処理の開始にあたって，および一つの入力変数
についての前件部処理終了ごとにＲＡＭ11またはＦＩＦ
Ｏメモリ25に入力データがあるかどうかが判定され（ス
テップ71），あればその入力データが読出されてその入
力データの入力変数についての前件部処理が行なわれる
（ステップ72およびそれ以降のステップ）。他の処理は
図４に示すものと同じである。

【０１１２】図23は図９に示す第２実施例の処理手順に
対応するものである。ＲＡＭ11から読出されたルール・
データが開始コード入力ｘｉを示していると（ステップ
53），入力変数番号を示すカウンタｎの値がインクレメ
ントされ（ステップ54）．ＲＡＭ11またはＦＩＦＯメモ
リ25に入力データがあるかどうかが判定され（ステップ
71），あればその入力データが読出されてその入力デー
タの入力変数についての前件部処理が行なわれる（ステ
ップ72およびそれ以降のステップ）。他の処理は図９に
示すものと同じである。

【０１１３】図24は図15に示す第３実施例の処理手順に
対応するものである。第１番目の入力変数についての前
件部処理の開始にあたって，および一つの入力変数につ
いての前件部処理が終了するごとに，ＲＡＭ11またはＦ
ＩＦＯメモリ25に入力変数番号を伴う入力データがある
かどうかが判定され（ステップ71），あればその入力デ
ータおよび入力変数番号が読出され，読出された入力変
数番号によって指定される入力変数についての前件部処
理が読出された入力データを用いて行なわれる（ステッ
プ72およびそれ以降のステップ）。他の処理は図15に示
すものと同じである。

【０１１４】図22，23および24の処理においても，入力
データのすべてのＭＦに対する適合度を算出するステッ
プ34に代えて，ＭＩＮ演算処理に先だって，設定されて
いるルールのメンバーシップ関数に対する入力データの
適合度のみを算出するようにしてもよい（図７，10，17
のステップ49）のはいうまでもない。

【０１１５】以上のようにして，入力データの受信と各
入力変数に関する前件部処理とを非同期に実行すること
が可能となる。

【図面の簡単な説明】

【図１】第１実施例のファジィ推論処理装置の構成を示
すブロック図である。

【図２】ＲＡＭの内容を示す。

【図３】ＲＡＭに記憶されているルール・データを示
す。

【図４】第１実施例によるファジィ推論処理手順を示す
フロー・チャートである。

【図５】第１実施例にしたがう処理の流れを示す。

【図６】変形例におけるＲＡＭの内容を示す。

【図７】変形例におけるファジィ推論処理手順を示すフ
ロー・チャートである。

【図８】第２実施例におけるルール・データの構造を示
す。

【図９】第２実施例によるファジィ推論処理手順を示す
フロー・チャートである。

【図１０】変形例におけるファジィ推論処理手順を示す
フロー・チャートである。

【図１１】第３実施例のファジィ推論処理装置の構成を
示すブロック図である。

【図１２】入力変数番号を伴う入力データのフォーマッ
トを示す。

【図１３】処理済フラグ・エリアを示す。

【図１４】ＲＡＭに格納されているルール・データの構
造を示す。

【図１５】第３実施例によるファジィ推論処理手順を示
す。

【図１６】第３実施例にしたがう処理の流れを示す。

【図１７】変形例におけるファジィ推論処理手順を示す
フロー・チャートである。

【図１８】第４実施例におけるファジィ推論処理装置の
構造の一例を示すブロック図である。

【図１９】入力データ一時記憶エリアを示す。

【図２０】割込処理手順を示すフロー・チャートであ
る。

【図２１】第４実施例におけるファジィ推論処理装置の
構造の他の例を示すブロック図である。

【図２２】第１実施例におけるファジィ推論処理手順を
第４実施例に適用したフロー・チャートである。

【図２３】第２実施例におけるファジィ推論処理手順を
第４実施例に適用したフロー・チャートである。

【図２４】第３実施例におけるファジィ推論処理手順を
第４実施例に適用したフロー・チャートである。

【図２５】第４実施例にしたがう処理の流れの一例を示
す。

【図２６】第４実施例にしたがう処理の流れの他の例を
示す。

【符号の説明】

10 ＣＰＵ 11，21，22 ＲＡＭ 12 ＲＯＭ 13 シリアル伝送インターフェイス 14 バッファ 23 受信バッファ 24 送信バッファ 25 ＦＩＦＯメモリ

Claims

【特許請求の範囲】

【請求項１】前件部の複数の入力変数と後件部の少な
くとも一つの出力変数とをメンバーシップ関数を用いて
関連づける複数のルールがあらかじめ設定されており，
入力データが与えられている一つの入力変数が関係する
すべてのルールについて前件部処理を行ない，その後，
入力データが与えられている他の一つの入力変数が関係
するすべてのルールについて前件部処理を行なうように
して，入力変数ごとに前件部処理を実行する，ファジィ
推論処理方法。
【請求項２】入力データが与えられたときに，その入
力データについての入力変数が関係するすべてのルール
について前件部処理を実行する，請求項１に記載のファ
ジィ推論処理方法。
【請求項３】入力データが与えられたときに，その入
力データを一時記憶し，その後，その入力データについ
ての入力変数が関係するすべてのルールについての前件
部処理を実行する，請求項１に記載のファジィ推論処理
方法。
【請求項４】与えられた入力データを記憶手段に一時
記憶しておき，上記記憶手段に記憶されている入力デー
タを順次読出して読出した入力データについての入力変
数が関係するすべてのルールについての前件部処理を実
行する，請求項１に記載のファジィ推論処理方法。
【請求項５】上記前件部処理が，ルールによって入力
変数に関係づけられたメンバーシップ関数に対する入力
データの適合度を算出し，ルールの前件部ごとに，その
前件部に含まれる入力変数についての既に算出された適
合度間で所定の演算を行なうものである，請求項１に記
載のファジィ推論処理方法。
【請求項６】上記所定の演算がＭＩＮ演算である請求
項５に記載のファジィ推論処理方法。
【請求項７】すべての入力変数についての前件部処理
が終了したのち，後件部が同一のルール間において，前
件部処理結果に所定の演算を行なう，請求項１に記載の
ファジィ推論処理方法。
【請求項８】上記所定の演算がＭＡＸ演算である請求
項７に記載のファジィ推論処理方法。
【請求項９】複数のルールのそれぞれの前件部に，す
べてのルールに含まれるすべての入力変数を含ませてお
き，これらの入力変数にメンバーシップ関数を関連づけ
るかまたはメンバーシップ関数が関係しないことを示す
コードを付しておき，各入力変数についての前件部処理
において，各ルールごとにその入力変数にメンバーシッ
プ関数が関係づけられているかどうかを判定し，メンバ
ーシップ関数が関係づけられているものについて関係づ
けられているメンバーシップ関数に対する入力データの
適合度を求める，請求項１に記載のファジィ推論処理方
法。
【請求項１０】複数のルールの前件部を構成する入力
変数とメンバーシップ関数との対を，入力変数ごとにま
とめて，かつルールの識別コードと関連づけて設定して
おく，請求項１に記載のファジィ推論処理方法。
【請求項１１】入力データにその入力データの入力変
数を示すコードを付加し，このコードを判定し，このコ
ードによって示される入力変数についての前件部処理を
行なう，請求項１に記載のファジィ推論処理方法。
【請求項１２】入力データが与えられたときに，割込
処理によってこの与えられた入力データを上記記憶手段
に格納する，請求項４に記載のファジィ推論処理方法。
【請求項１３】上記記憶手段がＦＩＦＯメモリであ
り，入力データを与えられた順序でＦＩＦＯメモリに記
憶し，かつ与えられた順序にしたがってＦＩＦＯメモリ
から入力データを読出す，請求項４に記載のファジィ推
論処理方法。
【請求項１４】複数のルールのそれぞれの前件部に，
すべてのルールに含まれるすべての入力変数を含ませて
おき，これらの入力変数にメンバーシップ関数を関連づ
けるかまたはメンバーシップ関数が関係しないことを示
すコードを付すことにより各ルールの前件部を構成し，
入力データが与えられている入力変数ごとに前件部処理
を実行し，各入力変数についての前件部処理において，
各ルールごとにその入力変数にメンバーシップ関数が関
係づけられているかどうかを判定し，メンバーシップ関
数が関係づけられているものについてのみ前件部演算を
行なう，ファジィ推論処理方法。
【請求項１５】入力データが与えられたときに，その
入力データの入力変数についての前件部処理を実行する
請求項１４に記載のファジィ推論処理方法。
【請求項１６】与えられた入力データを記憶手段に一
時記憶しておき，上記記憶手段に入力データが記憶され
ているかどうかを判定し，記憶されているときに入力デ
ータを上記記憶手段から読出してその入力データの入力
変数についての前件部処理を実行する請求項１４に記載
のファジィ推論処理方法。
【請求項１７】複数のルールの前件部を構成する入力
変数とメンバーシップ関数との対を，入力変数ごとにま
とめて，かつルールの識別コードと関連づけて設定して
おき，入力データが与えられている一つの入力変数が関
係するすべての上記対について前件部処理を行ない，そ
の後，入力データが与えられている他の一つの入力変数
が関係するすべての上記対について前件部処理を行なう
ようにして，入力変数ごとに前件部処理を実行する，フ
ァジィ推論処理方法。
【請求項１８】入力データが与えられたときに，その
入力データについての入力変数が関係するすべての上記
対について前件部処理を実行する，請求項１７に記載の
ファジィ推論処理方法。
【請求項１９】与えられた入力データを記憶手段に一
時記憶しておき，上記記憶手段に入力データが記憶され
ているかどうかを判定し，記憶されているときに入力デ
ータを上記記憶手段から読出して読出した入力データに
ついての入力変数が関係するすべての上記対についての
前件部処理を実行する，請求項１７に記載のファジィ推
論処理方法。
【請求項２０】複数のルールの前件部を構成する入力
変数とメンバーシップ関数との対を，入力変数を示すコ
ードに対応して入力変数ごとにまとめて，かつルールの
識別コードと関連づけて設定しておき，入力データにそ
の入力データの入力変数を示すコードを付加して入力デ
ータを与え，与えられた入力データに付加されている入
力変数を示すコードを判定し，判定された入力変数を示
すコードに対応して設定されている入力変数とメンバー
シップ関数との対に対して前件部処理を行なう，ファジ
ィ推論処理方法。
【請求項２１】入力データが与えられたときに，その
入力データに付加されている入力変数を示すコード判定
して前件部処理に移る，請求項２０に記載のファジィ推
論処理方法。
【請求項２２】与えられた入力データをそれに付加さ
れている入力変数を示すコードとともに記憶手段に記憶
しておき，上記記憶手段に入力データが記憶されている
かどうかを判定し，記憶されているときにその入力デー
タに付加されている入力変数を示すコードを読出してそ
のコードを判定する，請求項２０に記載のファジィ推論
処理方法。
【請求項２３】前件部の複数の入力変数と後件部の少
なくとも一つの出力変数とをメンバーシップ関数を用い
て関連づける複数のルールがあらかじめ設定されている
メモリ，与えられた入力データについて，その入力デー
タの入力変数が関係するすべてのルールについて前件部
処理を実行する前件部処理手段，および上記前件部処理
手段によって一つの入力変数についての前件部処理が終
了した後に，他の入力変数の入力データを上記前件部処
理手段に与え，その入力変数について前件部処理を実行
するよう制御する手段，を備えたファジィ推論処理装
置。
【請求項２４】上記制御手段は，入力データが与えら
れたときに，その入力データの入力変数について前件部
処理を実行するよう上記前件部処理手段を制御する，請
求項２３に記載のファジィ推論処理装置。
【請求項２５】与えられた入力データを一時記憶する
記憶手段をさらに備え，上記制御手段は上記記憶手段に
記憶されている入力データを順次読出して読出した入力
データの入力変数についての前件部処理を実行するよう
上記前件部処理手段を制御する，請求項２３に記載のフ
ァジィ推論処理装置。
【請求項２６】上記前件部処理が，ルールによって入
力変数に関係づけられたメンバーシップ関数に対する入
力データの適合度を算出し，ルールの前件部ごとに，そ
の前件部に含まれる入力変数についての既に算出された
適合度間で所定の演算を行なうものである，請求項２３
に記載のファジィ推論処理装置。
【請求項２７】上記所定の演算がＭＩＮ演算である請
求項２６に記載のファジィ推論処理装置。
【請求項２８】上記前件部処理手段は，すべての入力
変数についての前件部処理が終了したのち，後件部が同
一のルール間において，前件部処理結果に所定の演算を
行なう，請求項２３に記載のファジィ推論処理装置。
【請求項２９】上記所定の演算がＭＡＸ演算である請
求項２８に記載のファジィ推論処理装置。
【請求項３０】複数のルールのそれぞれの前件部に，
すべてのルールに含まれるすべての入力変数を含ませて
おき，これらの入力変数にメンバーシップ関数を関連づ
けるかまたはメンバーシップ関数が関係しないことを示
すコードを付すことにより構成される複数のルールが上
記メモリに記憶されており，上記前件部処理手段は，各
入力変数についての前件部処理において，各ルールごと
にその入力変数にメンバーシップ関数が関係づけられて
いるかどうかを判定し，メンバーシップ関数が関係づけ
られているものについて関係づけられているメンバーシ
ップ関数に対する入力データの適合度を求める，請求項
２３に記載のファジィ推論処理装置。
【請求項３１】複数のルールの前件部を構成する入力
変数とメンバーシップ関数との対が，入力変数ごとにま
とめて，かつルールの識別コードと関連づけて上記メモ
リに設定されている，請求項２３に記載のファジィ推論
処理装置。
【請求項３２】入力データにその入力データの入力変
数を示すコードが付加されており，上記制御手段はこの
コードを判定し，このコードによって示される入力変数
についての前件部処理を行なうよう上記前件部処理手段
を制御する，請求項２３に記載のファジィ推論処理装
置。
【請求項３３】入力データが与えられたときに，割込
処理によってこの与えられた入力データを上記記憶手段
に格納する割込処理手段をさらに備えている，請求項２
５に記載のファジィ推論処理装置。
【請求項３４】上記記憶手段がＦＩＦＯメモリであ
り，入力データが与えられた順序でＦＩＦＯメモリに記
憶され，かつ与えられた順序にしたがってＦＩＦＯメモ
リから入力データが読出される，請求項２５に記載のフ
ァジィ推論処理装置。
【請求項３５】複数のルールのそれぞれの前件部に，
すべてのルールに含まれるすべての入力変数を含ませて
おき，これらの入力変数にメンバーシップ関数を関連づ
けるかまたはメンバーシップ関数が関係しないことを示
すコードを付すことにより各前件部が構成される複数の
ルールをあらかじめ記憶するメモリ，各入力変数につい
ての前件部処理において，各ルールごとにその入力変数
にメンバーシップ関数が関係づけられているかどうかを
判定し，メンバーシップ関数が関係づけられているもの
についてのみ前件部演算を行なう前件部処理手段，およ
び入力データが与えられている入力変数ごとに前件部処
理を実行するよう上記前件部処理手段を制御する手段，
を備えたファジィ推論処理装置。
【請求項３６】上記制御手段は，入力データが与えら
れたときに，その入力データの入力変数についての前件
部処理を実行するよう上記前件部処理手段を制御する請
求項３５に記載のファジィ推論処理装置。
【請求項３７】与えられた入力データを一時記憶する
記憶手段をさらに備え，上記制御手段は，上記記憶手段
に入力データが記憶されているかどうかを判定し，記憶
されているときに入力データを上記記憶手段から読出し
てその入力データの入力変数についての前件部処理を実
行するよう上記前件部処理手段を制御する請求項３５に
記載のファジィ推論処理装置。
【請求項３８】複数のルールの前件部を構成する入力
変数とメンバーシップ関数との対を，入力変数ごとにま
とめて，かつルールの識別コードと関連づけて設定して
おくためのメモリ，および入力データが与えられている
一つの入力変数が関係するすべての上記対について前件
部処理を行ない，その後，入力データが与えられている
他の一つの入力変数が関係するすべての上記対について
前件部処理を行なうようにして，入力変数ごとに前件部
処理を実行する前件部処理手段，を備えたファジィ推論
処理装置。
【請求項３９】上記前件部処理手段は，入力データが
与えられたときに，その入力データについての入力変数
が関係するすべての上記対について前件部処理を実行す
る，請求項３８に記載のファジィ推論処理装置。
【請求項４０】与えられた入力データを一時的に記憶
する記憶手段をさらに備え，上記前件部処理手段は，上
記記憶手段に入力データが記憶されているかどうかを判
定し，記憶されているときに入力データを上記記憶手段
から読出して読出した入力データについての入力変数が
関係するすべての上記対についての前件部処理を実行す
る，請求項３８に記載のファジィ推論処理装置。
【請求項４１】複数のルールの前件部を構成する入力
変数とメンバーシップ関数との対を，入力変数を示すコ
ードに対応して入力変数ごとにまとめて，かつルールの
識別コードと関連づけて記憶するメモリ，与えられた入
力データに付加されている入力変数を示すコードを判定
する手段，および判定された入力変数を示すコードに対
応して設定されている入力変数とメンバーシップ関数と
の対に対して前件部処理を行なう前件部処理手段，を備
えたファジィ推論処理装置。
【請求項４２】上記判定手段は，入力データが与えら
れたときに，その入力データに付加されている入力変数
を示すコードを判定して前件部処理に移るよう制御す
る，請求項４１に記載のファジィ推論処理装置。
【請求項４３】与えられた入力データをそれに付加さ
れている入力変数を示すコードとともに一時記憶する記
憶手段をさらに備え，上記判定手段は，上記記憶手段に
入力データが記憶されているかどうかを判定し，記憶さ
れているときにその入力データに付加されている入力変
数を示すコードを読出してそのコードを判定する，請求
項４１に記載のファジィ推論処理装置。