JPH0383139A - ファジイ演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、条件部と結論部とから成るファジィルール
と入力信号とに基づく演算を実行して所定の結論を推論
するファジィ演算処理装置に関する。

〈従来の技術〉 この種のファジィ演算処理装置では、入力信号が与えら
れると、当初に設定された所定のファジィルール群が起
動して、そのルール群と入力信号とに基づく推論演算が
実行されるものである。前記のファジィルール群は所定
の制御目的を遠戚するために役割分担した多数のファジ
ィルールから構成される。これらファジィルールはソフ
ト処理されるか、或いはハード処理されるかであるが、
前者は処理時間がかかって機械系の制御などに不向きで
あるため、一般に後者の方式が採択される。

そこで後者の方式では、各ファジィルールを処理するた
め、１ルール当たりの条件数や結論数、さらにはルール
数に対応してハード化してファジィ演算処理装置を形式
する。

〈発明が解決しようとする問題点〉 しかしながらこの種ファジィ演算処理装置では、ファジ
ィルールの形式（１ルール当たりの条件数や結論数など
）が固定されているため、設定数以上の条件数や結論数
が要求された場合に、その要求に応えることが困難であ
る。

一方設定数以下の条件数や結論数が要求された場合は、
設定数の分だけの処理が実行されるため、余計な処理時
間を空費することになる。

この発明は、上記問題に着目してなされたもので、■ル
ール当たりの条件数や結論数、さらにはルール数を可変
となす方式を採用することにより、ファジィルールの形
式の変更に容易に対応できかつ無駄な処理時間を空費す
ることのない新規なファジィ演算処理装置を提供するこ
とを目的とする。

〈問題点を解決するための手段〉 上記目的を達成するため、この発明にかかるファジィ演
算処理装置では、ファジィルールの条件部と結論部とが
識別可能なデータ構造に加工されたルールデータを記憶
するためのルール記憶部と、ルール記憶部より出力され
たルールデータの種別をデータ構造から判別する判別部
と、判別部による判別結果に応したファジィ演算を実行
する演算部とを具備させている。

〈作用〉 要求サレるルール数および１ル一ル当タリノ条件数や結
論数に応じてルールデータをルール記憶部に記憶させれ
ば、判別部がルール記憶部より出力されたルールデータ
の種別をデータ構造から判別し、演算部がその判別結果
に応じたファジィ演算を実行する。

このような方式であれば、ファジィルールの形式の変更
にも容易に対応でき、また条件数や結論数が少なくても
、無駄な処理時間を空費することがない。

〈実施例〉 第１図は、この発明の一実施例にかがる結論シングルト
ン方式のファジィ推論処理装置を示すもので、ルール記
憶部１と判別部２と演算部３とで構成される。

ルール記憶部１はファジィルールを記憶するためのもの
で、ルールメモリ４とアドレスカウンタ５とを含んでい
る。

ところでファジィルールは、通常、っぎのような１ｆ−
ｔｈｅｎルールの形式で表される。

ｒｆ　　　　Ｘ＋　　−ｐｉ、、　　ｘｚ　　＝ＰＭ、
　　χ、　　＝ＰＭ。

ｔｈｅｎ　　　）’＋　　＝ＰＬ、　　）’ｚ　　＝Ｐ
Ｍ上記において、ｉｆ以下の部分が条件部であり、ｔｈ
ｅｎ以下の部分が結論部である。Ｘ１〜Ｘ３は３個の条
件にかかわる入力を、ｙ、〜ｙ２は２個の結論にかかわ
る出力を、それぞれ示す。ＰＬ。

１’Ｍなどはファジィラベルである。

前記ルールメモリ４には、８ビツト構戒のルールデータ
がアドレス毎に並べられている。ここでのルールデータ
とは、ファジィルールの条件部と結論部とが識別可能な
データ構造に加工されたもので、その具体例を第３図（
１）〜（３）に示しである。

第３図（１）は、条件部を表すルールデータのデータ構
造であり、第１ビツト（Ａ、で示す）はデータ種別を識
別するための識別コードを、第２〜第５ビ・ント（Ｂｌ
で示す）は入力信号の番号を、第６〜第８ピント（ＣＩ
で示す）はファジィラベルを、それぞれ表している。こ
の例では条件数を最大１６個設定できる。なおファジィ
ラベルは通常７種類であるから、３ピントあれば全ての
ファジィラベルを表現し得る。

第３図（２）は、結論部を表すルールデータのデータ構
造であり、Ａ２で示す第１．第２ビツトは識別コードを
、Ｂ２で示す第３〜第５ビツトは出力信号の番号を、Ｃ
２で示す第６〜第８ビツトはファジィラベルを、それぞ
れ表している。

この例では結論数は最大８個設定できる。

第３図（３）は、ファジィルール群の終了（ルールエン
ド）を表すデータのデータ構造であり、Ａ３で示す第１
．第２ビツトは識別コード部を表している。

第３図（１）〜（３）によれば、第１ビツトの識別コー
ドが「０」であればそのデータは条件部を表すルールデ
ータであり、第１．第２ビツトの識別コードがｒｌ、ｒ
□、であればそのデータは結論部を表すルールデータで
ある。また第１゜第２ビツトの識別コードがｒｌ、ｒｌ
、であればそのデータはルールエンドである。

第１図に戻ってアドレスカウンタ５は、ルールメモリ４
のアドレスを指定するためのもので、上位のコンピュー
タなどにより先頭アドレスが設定された後、ゲート回路
６を経て入力されるクロック信号Ｃにを計数してアドレ
ス指定を行う。

つぎに判別部２は、ルールメモリ４より出力されるデー
タの種別を識別コードにより判別するためのもので、判
別回路７はその判別結果に応じて制御信号ａ、ｂ、ｃを
演算部３の対応する部所へ出力して所定の演算や処理を
実行させる。すなわちルールメモリ４の出力データが条
件部であれば制御信号ａが演算部３のＭＩＮ演算部８へ
与えられ、結論部であれば制御信号すがＭＡＸ演算部９
へ与えられ、ルールエンドであれば制御信号Ｃが上位の
コンピュータおよびＲ３−フリップフロップ１０へ与え
られる。

つぎに演算部３は、上記判別部２による判別結果に応じ
たファジィ演算を実行する部分であり、ルールレジスタ
１１と前記したＭＩＮ演算部８およびＭＡＸ演算部９と
を含む他、その周辺回路として人力値レジスタ１２．メ
ンバーシップ関数メモリ１３．適合度レジスタ１４．検
出回路１５．オア回路１６．結論部レジスタ１７などを
備えている。

ルールレジスタ１１はルールメモリ４の出力データを一
時記憶して保持する。入力値レジスタ１２は各入力信号
の値を個別に保持する。ルールレジスタ１１に保持され
たデータが条件部であれば、入力値レジスタ１２の保持
データのうち、入力信号の番号に対応する保持データ（
入力値）が出力される。

メンバーシップシップ関数メモリ１３には、入力信号が
各ファジィルールで規定されるファジィラベルのメンバ
ーシップ関数にどの程度適合するかを示す値（メンバー
シップ間数の適合度）がテーブル化して格納され、ルー
ルレジスタ１１に保持された条件部を表すルールデータ
と入力値レジスタ１２の出力データとでアドレス指定が
なされてメンバーシップ関数の適合度が出力される。

ＭＩＮ演算部８は適合度レジスタ１４の保持データ（メ
ンバーシップ関数の適合度）とメンバーシップ関数メモ
リ１３の出力データとの小さい方を選択して適合度レジ
スタ１４へ出力する。

検出回路１５は前記ルールメモリ４より最初の条件部を
表すルールデータが出力されたときこれを検出して、全
ビットが「ｌ」の初期データを出力する。オア回路１６
は検出回路１５からの初期データや適合度レジスタ１４
の出力データをＭＩＮ演算部８へ与えるためのものであ
る。

結論部レジスタ１７は、第２図に示す如く、出力信号の
番号毎で各ファジィラベル毎に用意された多数個（出力
信号の番号数×ファジィラベルの個数に相当する個数）
のレジスタ１８と、結論部を表すルールデータのＢｔお
よびＣ２で示す各ビットを解読して対応するレジスタ１
８を選択するデコーダ１９とを含んでおり、各レジスタ
１８には最初、全ビットが「０」の初期データが設定さ
れる。ＭＡＸ演算部９は適合度レジスタ１４の保持デー
タ（メンバーシップ関数の適合度）と選択されたレジス
タ１８の保持データとの大きい方を選択してそのレジス
タ１８へ出力する。

つぎに上記構成のファジィ演算処理装置の動作を説明す
る。

まずファジィ推論の実行に先立ち、ルールメモリ４には
ファジィルールが、メンバーシップ関数メモリ１３には
メンバーシップ関数の適合度が、それぞれ予めセットさ
れる。また入力値レジスタ１２には複数の入力信号の値
（入力値）が入力されて保持されている。

つぎに上位のコンピュータが、起動するファジィルール
群の先頭アドレスをアドレスカウンタ５にセットし、結
論部レジスタ１７の各レジスタ１８を全てゼロにクリア
した後、推論開始命令をフリップフロップ１０や判定回
路７へ与える。この推論開始命令によりフリップフロッ
プ１０がセットされ、同時にルールメモリ４からアドレ
スカウンタ５が指定する先頭アドレスのルールデータが
出力される。

このルールデータはルールレジスタ１１に与えられて保
持され、また判定部２の判定回路７がこのルールデータ
が条件部、結論部、ルールエンドのいずれであるかを判
別する。

もしルールデータが条件部であれば、その条件部で規定
される入力信号の番号とファジィラベルとがメンバーシ
ップ関数メモリ１３ヘアドレスとして与えられると共に
、その入力信号の番号に対応する入力信号の入力値が入
力値レジスタ１２より取り出されて、同様にメンバーシ
ップ関数メモリ１３のアドレスとして与えられる。その
結果、メンバーシップ関数メモリ１３の対応するアドレ
スからはメンバーシップ関数の適合度を示すデータが出
力される。

また判定回路７は制御信号ａによりＭＩＮ演算部８を作
動させ、メンバーシップ関数メモリ１３の出力データと
適合度レジスタ１４の保持データとでＭＩＮ演算が行わ
れ、その結果、小さい方の値が選択されて適合度レジス
タ１４へ出力される。

なおこの実施例におけるルールレジスタ１１は、動作の
理解を容易にするために用いたもので、入力に対する出
力の時間遅れはゼロであって、実際の回路を構成するに
際してこれを取り除いてもよい。

フリップフロップ１０がセットされると、そのＱ出力が
ｒｌＪとなってゲート回路６を開放し、クロック信号Ｃ
Ｋがアドレスカウンタ５に与えられて１クロツク毎に１
加算される。

つぎのクロック信号ＣＫでルールメモリ４からはつぎの
ルールデータが出力される。このルールデータが条件部
であれば、上記と同様の動作が繰り返され、その結果、
適合度レジスタ１４には適合度の最小値が保持されるこ
とになる。

ある時点でルールメモリ４よりファジィルールの結論部
が読み出されると、判定回路７は制御信号すによりＭＡ
Ｘ演算部９を作動させ、適合度レジスタエ４の保持デー
タ（メンバーシップ関数の適合度）と結論部レジスタ１
７における出力信号の番号とファジィラベルとに対応す
るレジスタ１８の保持データとでＭＡＸ演算が実行され
、その結果、大きい方の値が選択されてそのレジスタ１
８へ出力される。

つぎのクロック信号Ｃにでルールメモリ４からはつぎの
ルールデータが読み出されるが、そのルールデータが結
論部であれば、上記と同様の動作が繰り返されることに
なる。

かくしてルールメモリ４からルールエンドを表すデータ
が出力されると、判定回路７はこれを判別して制御信号
Ｃを上位のコンピュータへ出力すると共に、この制御信
号Ｃでフリップフロップ１０をリセットする。その後は
、結論部レジスタ１７の各レジスタ１８に保持された出
力信号の番号別およびファジィラベル別のデータを用い
て、重心法などによる確定値の演算処理へ移行すること
になる。

なおルールメモリ４には複数のファジィルール群を記憶
させてもよく、この場合は推論毎に先頭アドレスを指定
することになる。

また上記実施例では、ルールメモリ４とメンバーシップ
関数メモリ１３とは別個なものを用いているが、これに
限らず、ひとつのメモリを共用してもよく、さらにその
メモリに人力値レジスタ１２や結論部レジスタ１７の機
能をもたせるようにしてもよい。

さらに上記実施例では、メンバーシップ関数メモリ１３
はテーブル参照方式として説明したが、それ以外の方式
（例えばゲート回路網で生成する方式）を採用してもよ
い。

なお図中、回路ブロック間の各信号線は１本の線で表し
であるが、アドレスやデータを送る線路は複数の信号線
より威ることは勿論である。

〈発明の効果〉 この発明は上記の如く、ファジィルールの条件部と結論
部とが識別可能なデータ構造に加工されたルールデータ
をルール記憶部へ記憶させ、このルール記憶部より出力
されたルールデータの種別をデータ構造から判別して、
その判別結果に応じたファジィ演算を実行するようにし
たから、１ルール当たりの条件数や結論数、さらにはル
ール数の変更の要求に対しても容易かつ柔軟に対応でき
ると共に、条件数や結論数が少なくても、無駄な処理時
間を空費することがない

【図面の簡単な説明】

第１図はこの発明の一実施例にかかるファジィ演算処理
装置の構成例を示すブロック図、第２図は結論部レジス
タの構成例を示すブロック図、第３図はルールデータの
データ構造を示す説明図である。 １・・・・ルール記憶部　２・・・・判別部３・・・・
演算部

Claims (1)

1. 【特許請求の範囲】 ファジィルールの条件部と結論部とが識別可能なデータ
   構造に加工されたルールデータを記憶するためのルール
   記憶部と、 ルール記憶部より出力されたルールデータの種別をデー
   タ構造から判別する判別部と、 判別部による判別結果に応じたファジィ演算を実行する
   演算部とから成るファジィ演算処理装置。