JP3471388B2 - 補助処理装置 - Google Patents
補助処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
におけるホストプロセッサ（以下、ＣＰＵと称す。）の
補助処理装置に関するものである。
におけるホストプロセッサ（以下、ＣＰＵと称す。）の
補助処理装置に関するものである。
【０００２】
【従来の技術】近年、コンピュータの補助処理装置は、
高速、高機能化されてきており、ＣＰＵと補助処理装置
を組み合わせることにより、ＣＰＵの負荷を軽減し、処
理の実行速度を向上させることが可能となってきてい
る。
高速、高機能化されてきており、ＣＰＵと補助処理装置
を組み合わせることにより、ＣＰＵの負荷を軽減し、処
理の実行速度を向上させることが可能となってきてい
る。
【０００３】補助処理装置の実行状態として、２種類あ
る。第１は、ＣＰＵが補助処理装置の命令を順次、補助
処理装置へ転送する、つまりＣＰＵがバスマスタ、補助
処理装置がスレーブとなって命令転送を行ない、補助処
理装置がその命令を解釈実行する実行状態である（以
下、スレーブモードと称す。）。第２は、補助処理装置
がＣＰＵと同じように、メモリに用意された補助処理装
置の命令列を順次フェッチし、実行する実行状態である
（以下、マスタモードと称す。）。マスタモードでは、
ＣＰＵは補助処理装置の命令列をメモリに用意し、この
命令列の実行開始アドレスを補助処理装置に送り、その
後に補助処理装置に起動をかければ、起動後は補助処理
装置がメモリから命令を順次フェッチし、自動的に命令
を実行することとなる。マスタモードとスレーブモード
の切替えは、例えば特開平２−２９７６８４号公報に記
載されているように、補助処理装置に切替えのための端
子を設けて制御したり、あるいは切替えを行なうための
専用の命令を実行させることにより実現することができ
る。
る。第１は、ＣＰＵが補助処理装置の命令を順次、補助
処理装置へ転送する、つまりＣＰＵがバスマスタ、補助
処理装置がスレーブとなって命令転送を行ない、補助処
理装置がその命令を解釈実行する実行状態である（以
下、スレーブモードと称す。）。第２は、補助処理装置
がＣＰＵと同じように、メモリに用意された補助処理装
置の命令列を順次フェッチし、実行する実行状態である
（以下、マスタモードと称す。）。マスタモードでは、
ＣＰＵは補助処理装置の命令列をメモリに用意し、この
命令列の実行開始アドレスを補助処理装置に送り、その
後に補助処理装置に起動をかければ、起動後は補助処理
装置がメモリから命令を順次フェッチし、自動的に命令
を実行することとなる。マスタモードとスレーブモード
の切替えは、例えば特開平２−２９７６８４号公報に記
載されているように、補助処理装置に切替えのための端
子を設けて制御したり、あるいは切替えを行なうための
専用の命令を実行させることにより実現することができ
る。
【０００４】次に補助処理装置へ投入する命令の構造の
一例を図４に示す。命令は第１の情報と第２の情報の２
つに分けられる。第１の情報は、演算の種類などの命令
の操作を決めるものであり（以下、オペレータと称
す。）、第２の情報は演算の対象となるものの指定を行
なうものである（以下、オペランドと称す。）。たとえ
ば、補助処理装置の内部にあるレジスタＲ０に５５Ｈと
いうデータを代入する命令”ＬＤ Ｒ０，５５Ｈ”（以
下、ＬＤ命令と称す。）を例にとると、”ＬＤ”がオペ
レータであり、”Ｒ０，５５Ｈ”がオペランドとなって
いる。補助処理装置は、オペレータとオペランドを両方
取り込むことによって、ＬＤ命令を実行することができ
る。
一例を図４に示す。命令は第１の情報と第２の情報の２
つに分けられる。第１の情報は、演算の種類などの命令
の操作を決めるものであり（以下、オペレータと称
す。）、第２の情報は演算の対象となるものの指定を行
なうものである（以下、オペランドと称す。）。たとえ
ば、補助処理装置の内部にあるレジスタＲ０に５５Ｈと
いうデータを代入する命令”ＬＤ Ｒ０，５５Ｈ”（以
下、ＬＤ命令と称す。）を例にとると、”ＬＤ”がオペ
レータであり、”Ｒ０，５５Ｈ”がオペランドとなって
いる。補助処理装置は、オペレータとオペランドを両方
取り込むことによって、ＬＤ命令を実行することができ
る。
【０００５】以下、マスタモードとスレーブモードの２
つの実行状態を実現することのできる従来の補助処理装
置について説明する。
つの実行状態を実現することのできる従来の補助処理装
置について説明する。
【０００６】図５は従来の補助処理装置のブロック図で
ある。図５において、２０１は第１の情報記憶装置であ
り、ＣＰＵ２０４から入力されるオペレータおよびオペ
ランドを記憶するものである。２０２は第２の情報記憶
装置であり、メモリ２０５から入力されるオペレータお
よびオペランドを記憶するものである。２０３は実行装
置であり、ＣＰＵ２０４あるいはメモリ２０５から入力
されるオペレータおよびオペランドを解釈して実行する
ものである。実行装置２０３は、補助処理装置の実行状
態がスレーブモードの時は、第１の情報記憶装置２０１
からオペレータおよびオペランドを入力し、マスタモー
ドの時は第２の情報記憶装置２０２からオペレータおよ
びオペランドを入力する。２０４はＣＰＵであり、第１
の情報記憶装置２０１へオペレータおよびオペランドを
入力する。２０５はメモリであり、オペレータおよびオ
ペランドが記憶されおり、これらを第２の情報記憶装置
２０２へ入力する。
ある。図５において、２０１は第１の情報記憶装置であ
り、ＣＰＵ２０４から入力されるオペレータおよびオペ
ランドを記憶するものである。２０２は第２の情報記憶
装置であり、メモリ２０５から入力されるオペレータお
よびオペランドを記憶するものである。２０３は実行装
置であり、ＣＰＵ２０４あるいはメモリ２０５から入力
されるオペレータおよびオペランドを解釈して実行する
ものである。実行装置２０３は、補助処理装置の実行状
態がスレーブモードの時は、第１の情報記憶装置２０１
からオペレータおよびオペランドを入力し、マスタモー
ドの時は第２の情報記憶装置２０２からオペレータおよ
びオペランドを入力する。２０４はＣＰＵであり、第１
の情報記憶装置２０１へオペレータおよびオペランドを
入力する。２０５はメモリであり、オペレータおよびオ
ペランドが記憶されおり、これらを第２の情報記憶装置
２０２へ入力する。
【０００７】以上のように構成された補助処理装置につ
いて、以下その動作を説明する。補助処理装置がマスタ
モードで動作を行なっている場合、始めにメモリ２０５
から読み出されて第２の情報記憶装置２０２に入力され
たオペレータおよびオペランドは、第２の情報記憶装置
２０２から読み出され、実行装置２０３に入力される。
実行装置２０３では、入力されたオペレータを解釈し、
次にオペランドを第２の情報記憶装置２０２から入力
し、命令を実行する。命令実行後は、次の命令を第２の
情報記憶装置２０２から入力する。
いて、以下その動作を説明する。補助処理装置がマスタ
モードで動作を行なっている場合、始めにメモリ２０５
から読み出されて第２の情報記憶装置２０２に入力され
たオペレータおよびオペランドは、第２の情報記憶装置
２０２から読み出され、実行装置２０３に入力される。
実行装置２０３では、入力されたオペレータを解釈し、
次にオペランドを第２の情報記憶装置２０２から入力
し、命令を実行する。命令実行後は、次の命令を第２の
情報記憶装置２０２から入力する。
【０００８】補助処理装置がスレーブモードで動作を行
なっている場合、始めにＣＰＵ２０４から第１の情報記
憶装置２０１に入力されたオペレータおよびオペランド
は、第１の情報記憶装置２０１から読み出され、実行装
置２０３に入力される。実行装置２０３では、入力され
たオペレータを解釈し、次にオペランドを第１の情報記
憶装置２０１から入力し、命令を実行する。命令実行後
は、次の命令を第１の情報記憶装置２０１から入力す
る。
なっている場合、始めにＣＰＵ２０４から第１の情報記
憶装置２０１に入力されたオペレータおよびオペランド
は、第１の情報記憶装置２０１から読み出され、実行装
置２０３に入力される。実行装置２０３では、入力され
たオペレータを解釈し、次にオペランドを第１の情報記
憶装置２０１から入力し、命令を実行する。命令実行後
は、次の命令を第１の情報記憶装置２０１から入力す
る。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、オペレータおよびオペランドは互いに対
になって分離することができないので、同じオペレータ
やオペランドの繰り返しのときにも、その都度それらの
発生、伝送が生じ、ＣＰＵの負荷が増大するという問題
があった。また、上記従来の構成では、マスターモード
とスレーブモードの切替えを外部端子の切替えや専用の
命令を使用して行なっていたため、ＣＰＵの負荷が増大
するという問題があった。
来の構成では、オペレータおよびオペランドは互いに対
になって分離することができないので、同じオペレータ
やオペランドの繰り返しのときにも、その都度それらの
発生、伝送が生じ、ＣＰＵの負荷が増大するという問題
があった。また、上記従来の構成では、マスターモード
とスレーブモードの切替えを外部端子の切替えや専用の
命令を使用して行なっていたため、ＣＰＵの負荷が増大
するという問題があった。
【００１０】本発明は、このような従来の問題を解決す
るものであり、ＣＰＵの負荷を軽減することのできる補
助処理装置を提供することを目的とする。
るものであり、ＣＰＵの負荷を軽減することのできる補
助処理装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ホストプロセッサから入力される命令を
記憶する第１の情報記憶装置と、メモリから入力される
命令を記憶する第２の情報記憶装置と、前記第１の情報
記憶装置の出力と前記第２の情報記憶装置の出力のどち
らかを選択する選択装置と、前記選択装置の出力した命
令を実行する実行装置とを備え、命令の操作内容を指定
する第１の情報と命令の演算対象を指定する第２の情報
と前記第２の情報が前記第１の情報記憶装置と前記第２
の情報記憶装置のどちらに存在するかを示す第３の情報
を含む命令を実行する時に、前記命令を前記ホストプロ
セッサから前記第１の情報記憶装置に入力するか、また
は前記メモリから前記第２の情報記憶装置に入力するこ
とにより、前記実行装置が前記第３の情報に基づき前記
選択装置を制御して、前記第２の情報を前記第１の情報
記憶装置と前記第２の情報記憶装置の一方から前記実行
装置に入力させるようにしたものである。
に、本発明は、ホストプロセッサから入力される命令を
記憶する第１の情報記憶装置と、メモリから入力される
命令を記憶する第２の情報記憶装置と、前記第１の情報
記憶装置の出力と前記第２の情報記憶装置の出力のどち
らかを選択する選択装置と、前記選択装置の出力した命
令を実行する実行装置とを備え、命令の操作内容を指定
する第１の情報と命令の演算対象を指定する第２の情報
と前記第２の情報が前記第１の情報記憶装置と前記第２
の情報記憶装置のどちらに存在するかを示す第３の情報
を含む命令を実行する時に、前記命令を前記ホストプロ
セッサから前記第１の情報記憶装置に入力するか、また
は前記メモリから前記第２の情報記憶装置に入力するこ
とにより、前記実行装置が前記第３の情報に基づき前記
選択装置を制御して、前記第２の情報を前記第１の情報
記憶装置と前記第２の情報記憶装置の一方から前記実行
装置に入力させるようにしたものである。
【００１２】本発明はまた、ホストプロセッサから入力
される命令を記憶する第１の情報記憶装置と、メモリか
ら入力される命令を記憶する第２の情報記憶装置と、前
記第１の情報記憶装置の出力と前記第２の情報記憶装置
の出力のどちらかを選択する選択装置と、前記選択装置
の出力した命令を実行する実行装置とを備え、前記実行
装置がある命令を実行して次の命令を実行する時に、前
記次の命令が前記第１の情報記憶装置と前記第２の情報
記憶装置のどちらに存在するかを示す情報を付加した命
令を、前記ホストプロセッサから前記第１の情報記憶装
置に入力させるか、または前記メモリから前記第２の情
報記憶装置に入力することにより、前記実行装置が前記
付加情報に基づき前記選択装置を制御して、前記次の命
令を前記第１の情報記憶装置と前記第２の情報記憶装置
の一方から前記実行装置に入力させるようにしたもので
ある。
される命令を記憶する第１の情報記憶装置と、メモリか
ら入力される命令を記憶する第２の情報記憶装置と、前
記第１の情報記憶装置の出力と前記第２の情報記憶装置
の出力のどちらかを選択する選択装置と、前記選択装置
の出力した命令を実行する実行装置とを備え、前記実行
装置がある命令を実行して次の命令を実行する時に、前
記次の命令が前記第１の情報記憶装置と前記第２の情報
記憶装置のどちらに存在するかを示す情報を付加した命
令を、前記ホストプロセッサから前記第１の情報記憶装
置に入力させるか、または前記メモリから前記第２の情
報記憶装置に入力することにより、前記実行装置が前記
付加情報に基づき前記選択装置を制御して、前記次の命
令を前記第１の情報記憶装置と前記第２の情報記憶装置
の一方から前記実行装置に入力させるようにしたもので
ある。
【００１３】
【作用】本発明は、上記構成によって、マスタモード動
作時でも、第２の情報および／または次の命令を第１の
情報記憶装置から実行装置へ入力することができ、また
スレーブモード動作時でも、第２の情報および／または
次の命令を第２の情報記憶装置から実行装置へ入力する
ことができ、ＣＰＵの負荷を軽減させることができる。
作時でも、第２の情報および／または次の命令を第１の
情報記憶装置から実行装置へ入力することができ、また
スレーブモード動作時でも、第２の情報および／または
次の命令を第２の情報記憶装置から実行装置へ入力する
ことができ、ＣＰＵの負荷を軽減させることができる。
【００１４】
（実施例１）以下、本発明の第１の実施例について、図
面を参照しながら説明する。始めに、本発明の第１の実
施例の補助処理装置に入力する命令の構造について図２
を用いて説明する。命令が第１の情報であるオペレータ
と第２の情報であるオペランドの２種類に分けられるの
は、従来の方式と同じであるが、本実施例では、第１の
情報であるオペレータに、第２の情報であるオペランド
をメモリから入力するか、ＣＰＵから入力するかの情報
を表す第３の情報であるフィールド（以下ＰＭフィール
ドと称す。）を設けている。以下、説明のために、この
ＰＭフィールドが”０”の場合にはオペランドはＣＰＵ
から入力するものとし、ＰＭフィールドが”１”の場合
にはオペランドはメモリから入力するものとする。
面を参照しながら説明する。始めに、本発明の第１の実
施例の補助処理装置に入力する命令の構造について図２
を用いて説明する。命令が第１の情報であるオペレータ
と第２の情報であるオペランドの２種類に分けられるの
は、従来の方式と同じであるが、本実施例では、第１の
情報であるオペレータに、第２の情報であるオペランド
をメモリから入力するか、ＣＰＵから入力するかの情報
を表す第３の情報であるフィールド（以下ＰＭフィール
ドと称す。）を設けている。以下、説明のために、この
ＰＭフィールドが”０”の場合にはオペランドはＣＰＵ
から入力するものとし、ＰＭフィールドが”１”の場合
にはオペランドはメモリから入力するものとする。
【００１５】次に、本実施例における補助処理装置につ
いて図１を用いて説明する。図１において、１０１は第
１の情報記憶装置であり、ＣＰＵ１０６から入力される
オペレータおよびオペランドを記憶するものである。１
０２は第２の情報記憶装置であり、メモリ１０７から入
力されるオペレータおよびオペランドを記憶するもので
ある。１０３は実行装置であり、ＣＰＵ１０６あるいは
メモリ１０７から入力されるオペレータおよびオペラン
ドを解釈して実行するものである。実行装置１０３で
は、命令入力時に補助処理装置の実行モードがスレーブ
モードの場合は信号１０５を”０”とし、マスタモード
の場合は信号１０５を”１”とする。オペレータが入力
された後には、オペレータのＰＭフィールドを解釈し
て、ＰＭフィールドが”０”であれば信号１０５を”
０”とし、ＰＭフィールドが”１”であれば信号１０５
を”１”とする。１０４は選択装置であり、信号１０５
が”０”であれば、第１の情報記憶装置１０１からの出
力を実行装置１０３への入力とし、信号１０５が”１”
であれば、第２の情報制御装置１０２からの出力を実行
装置１０３への入力とする。１０５はオペレータのＰＭ
フィールドの値にしたがって選択装置１０４を制御する
ために実行装置１０３が出力する制御信号である。１０
６はＣＰＵであり、第１の情報記憶装置１０１へオペレ
ータおよびオペランドを入力する。１０７はメモリであ
り、オペレータおよびオペランドが記憶されており、こ
れらを第２の情報記憶装置１０２に入力する。
いて図１を用いて説明する。図１において、１０１は第
１の情報記憶装置であり、ＣＰＵ１０６から入力される
オペレータおよびオペランドを記憶するものである。１
０２は第２の情報記憶装置であり、メモリ１０７から入
力されるオペレータおよびオペランドを記憶するもので
ある。１０３は実行装置であり、ＣＰＵ１０６あるいは
メモリ１０７から入力されるオペレータおよびオペラン
ドを解釈して実行するものである。実行装置１０３で
は、命令入力時に補助処理装置の実行モードがスレーブ
モードの場合は信号１０５を”０”とし、マスタモード
の場合は信号１０５を”１”とする。オペレータが入力
された後には、オペレータのＰＭフィールドを解釈し
て、ＰＭフィールドが”０”であれば信号１０５を”
０”とし、ＰＭフィールドが”１”であれば信号１０５
を”１”とする。１０４は選択装置であり、信号１０５
が”０”であれば、第１の情報記憶装置１０１からの出
力を実行装置１０３への入力とし、信号１０５が”１”
であれば、第２の情報制御装置１０２からの出力を実行
装置１０３への入力とする。１０５はオペレータのＰＭ
フィールドの値にしたがって選択装置１０４を制御する
ために実行装置１０３が出力する制御信号である。１０
６はＣＰＵであり、第１の情報記憶装置１０１へオペレ
ータおよびオペランドを入力する。１０７はメモリであ
り、オペレータおよびオペランドが記憶されており、こ
れらを第２の情報記憶装置１０２に入力する。
【００１６】以上のように構成された補助処理装置につ
いて、以下その動作を説明する。補助処理装置がマスタ
モードで動作を行なっている場合、信号１０５は”１”
に設定されているので、始めにメモリ１０７から読み出
されて第２の情報記憶装置１０２に入力されたオペレー
タが、第２の情報記憶装置１０２から読み出され、選択
装置１０４を通って実行装置１０３に入力される。実行
装置１０３では、入力された命令コードを解釈し、オペ
ランドを必要とする場合には、ＰＭフィールドの値によ
って第１の情報記憶装置１０１と第２の情報記憶装置１
０２のどちらからオペランドを入力すれはよいかを決定
する。ＰＭフィールドが”０”の場合、信号１０５は”
０”となり、オペランドは第１の情報記憶装置１０１か
ら入力される。ＰＭフィールドが”１”の場合、信号１
０５は”１”となり、オペランドは第２の情報記憶装置
１０２から入力される。オペランドの入力が終了する
と、実行装置１０３は、再び信号１０５を”１”にし、
次のオペレータを第２の情報記憶装置１０２から入力す
る。
いて、以下その動作を説明する。補助処理装置がマスタ
モードで動作を行なっている場合、信号１０５は”１”
に設定されているので、始めにメモリ１０７から読み出
されて第２の情報記憶装置１０２に入力されたオペレー
タが、第２の情報記憶装置１０２から読み出され、選択
装置１０４を通って実行装置１０３に入力される。実行
装置１０３では、入力された命令コードを解釈し、オペ
ランドを必要とする場合には、ＰＭフィールドの値によ
って第１の情報記憶装置１０１と第２の情報記憶装置１
０２のどちらからオペランドを入力すれはよいかを決定
する。ＰＭフィールドが”０”の場合、信号１０５は”
０”となり、オペランドは第１の情報記憶装置１０１か
ら入力される。ＰＭフィールドが”１”の場合、信号１
０５は”１”となり、オペランドは第２の情報記憶装置
１０２から入力される。オペランドの入力が終了する
と、実行装置１０３は、再び信号１０５を”１”にし、
次のオペレータを第２の情報記憶装置１０２から入力す
る。
【００１７】例えば、図２に示すように、補助処理装置
の内部レジスタＲ０に５５Ｈというデータを代入する命
令”ＬＤ Ｒ０，５５Ｈ”を実行する場合を説明する。
オペランドがメモリ１０７から入力される場合には、Ｐ
Ｍフィールドが”０”であるＬＤ命令のオペレータが、
始めに第２の情報記憶装置１０２に入力され、続いてオ
ペランドが入力される。第２の情報記憶装置１０２から
出力されたオペレータは、選択装置１０４を通って実行
装置１０３に入力される。実行装置１０３では、入力さ
れたオペレータを解釈して信号１０５を”１”にするた
め、選択装置１０４を通って実際に実行装置１０３に入
力されるオペランドは、第２の情報記憶装置１０２に格
納されているオペランドとなる。
の内部レジスタＲ０に５５Ｈというデータを代入する命
令”ＬＤ Ｒ０，５５Ｈ”を実行する場合を説明する。
オペランドがメモリ１０７から入力される場合には、Ｐ
Ｍフィールドが”０”であるＬＤ命令のオペレータが、
始めに第２の情報記憶装置１０２に入力され、続いてオ
ペランドが入力される。第２の情報記憶装置１０２から
出力されたオペレータは、選択装置１０４を通って実行
装置１０３に入力される。実行装置１０３では、入力さ
れたオペレータを解釈して信号１０５を”１”にするた
め、選択装置１０４を通って実際に実行装置１０３に入
力されるオペランドは、第２の情報記憶装置１０２に格
納されているオペランドとなる。
【００１８】オペランドがＣＰＵ１０６から入力される
場合には、ＰＭフィールドが”１”であるＬＤ命令のオ
ペレータが、始めに第２の情報記憶装置１０２に入力さ
れ、オペランドはＣＰＵ１０６から第１の情報記憶装置
１０１に入力される。第２の情報記憶装置１０２から出
力されたオペレータは、選択装置１０４を通って実行装
置１０３に入力される。実行装置１０３では、入力され
たオペレータを解釈して信号１０５を”０”にするた
め、実際に実行装置１０３に入力されるオペランドは第
１の情報記憶装置１０１に格納されているオペランドと
なる。
場合には、ＰＭフィールドが”１”であるＬＤ命令のオ
ペレータが、始めに第２の情報記憶装置１０２に入力さ
れ、オペランドはＣＰＵ１０６から第１の情報記憶装置
１０１に入力される。第２の情報記憶装置１０２から出
力されたオペレータは、選択装置１０４を通って実行装
置１０３に入力される。実行装置１０３では、入力され
たオペレータを解釈して信号１０５を”０”にするた
め、実際に実行装置１０３に入力されるオペランドは第
１の情報記憶装置１０１に格納されているオペランドと
なる。
【００１９】オペランドが第１の情報記憶装置１０１と
第２の情報記憶装置１０２のどちらから入力されたかに
拘わらず、オペランドの入力が終了した後には、信号１
０５は”１”となり、次の命令のオペレータは第２の情
報記憶装置１０２から入力されることとなる。
第２の情報記憶装置１０２のどちらから入力されたかに
拘わらず、オペランドの入力が終了した後には、信号１
０５は”１”となり、次の命令のオペレータは第２の情
報記憶装置１０２から入力されることとなる。
【００２０】補助処理装置がスレーブモードで動作を行
なっている場合は、信号１０５が”０”に設定されてい
るので、始めにＣＰＵ１０６から読み出されて第１の情
報記憶装置１０１に入力されたオペレータが、第１の情
報記憶装置１０１から読み出され、選択装置１０４を通
って実行装置１０３に入力される。実行装置１０３で
は、入力されたオペレータを解釈し、マスタモードの場
合と同様に、オペランドを必要とする場合には、ＰＭフ
ィールドの値によって、第１の情報記憶装置１０１と第
２の情報記憶装置１０２のどちらからオペランドを入力
すれはよいかを決定する。ＰＭフィールドが”０”の場
合、信号１０５は”０”となり、オペランドは第１の情
報記憶装置１０１から入力される。ＰＭフィールドが”
１”の場合、信号１０５は”１”となり、オペランドは
第２の情報記憶装置１０２から入力される。オペランド
の入力が終了すると、実行装置１０３は、再び信号１０
５を”０”にし、次のオペレータを第１の情報記憶装置
１０１から入力する。
なっている場合は、信号１０５が”０”に設定されてい
るので、始めにＣＰＵ１０６から読み出されて第１の情
報記憶装置１０１に入力されたオペレータが、第１の情
報記憶装置１０１から読み出され、選択装置１０４を通
って実行装置１０３に入力される。実行装置１０３で
は、入力されたオペレータを解釈し、マスタモードの場
合と同様に、オペランドを必要とする場合には、ＰＭフ
ィールドの値によって、第１の情報記憶装置１０１と第
２の情報記憶装置１０２のどちらからオペランドを入力
すれはよいかを決定する。ＰＭフィールドが”０”の場
合、信号１０５は”０”となり、オペランドは第１の情
報記憶装置１０１から入力される。ＰＭフィールドが”
１”の場合、信号１０５は”１”となり、オペランドは
第２の情報記憶装置１０２から入力される。オペランド
の入力が終了すると、実行装置１０３は、再び信号１０
５を”０”にし、次のオペレータを第１の情報記憶装置
１０１から入力する。
【００２１】以上のように、本実施例では、補助処理装
置が、マスタモードで動作時に命令のオペランドをＣＰ
Ｕから入力する、あるいはスレーブモードで動作時にオ
ペランドをメモリから入力することができ、ＣＰＵの負
荷を軽減することができる。
置が、マスタモードで動作時に命令のオペランドをＣＰ
Ｕから入力する、あるいはスレーブモードで動作時にオ
ペランドをメモリから入力することができ、ＣＰＵの負
荷を軽減することができる。
【００２２】たとえば、複数の命令を実行して実現され
る命令（以下複合命令と称す。）を実行する場合に、複
合命令を構成する個々の命令のオペレータのみをメモリ
中に格納しておき、オペランドはＣＰＵから入力させる
ようにする。この後、補助処理装置がマスタモードで複
合命令を構成する命令を順次実行させるようにすれば、
ＣＰＵからは複合命令があたかもＣＰＵから投入した数
のオペランドを持つ１つの命令を実行したのと同じこと
となり、ＣＰＵでのオペレータの発生および補助処理装
置へのオペレータの転送を行なう必要がなくなり、ＣＰ
Ｕの負荷を軽減させることができる。
る命令（以下複合命令と称す。）を実行する場合に、複
合命令を構成する個々の命令のオペレータのみをメモリ
中に格納しておき、オペランドはＣＰＵから入力させる
ようにする。この後、補助処理装置がマスタモードで複
合命令を構成する命令を順次実行させるようにすれば、
ＣＰＵからは複合命令があたかもＣＰＵから投入した数
のオペランドを持つ１つの命令を実行したのと同じこと
となり、ＣＰＵでのオペレータの発生および補助処理装
置へのオペレータの転送を行なう必要がなくなり、ＣＰ
Ｕの負荷を軽減させることができる。
【００２３】また、決まったオペランドに対して複数の
演算操作を行なう際に、オペランドをあらかじめメモリ
中に入力しておき、オペレータはＣＰＵから入力させる
ようにする。この後、補助処理装置をスレーブモードで
実行し、オペランドはメモリから入力させるようにすれ
ば、ＣＰＵでのオペランドの発生および補助処理装置へ
のオペランドの転送を行なう必要がなくなり、ＣＰＵの
負荷を軽減させることができる。
演算操作を行なう際に、オペランドをあらかじめメモリ
中に入力しておき、オペレータはＣＰＵから入力させる
ようにする。この後、補助処理装置をスレーブモードで
実行し、オペランドはメモリから入力させるようにすれ
ば、ＣＰＵでのオペランドの発生および補助処理装置へ
のオペランドの転送を行なう必要がなくなり、ＣＰＵの
負荷を軽減させることができる。
【００２４】（実施例２）次に、本発明の第２の実施例
について、上記第１の実施例で用いた図１を参照しなが
ら説明する。
について、上記第１の実施例で用いた図１を参照しなが
ら説明する。
【００２５】始めに、本実施例の補助処理装置に入力す
る命令の構造について図３を参照して説明する。本実施
例では、第１の情報であるオペレータに、次の命令をメ
モリから入力するか、ＣＰＵから入力するかの情報を表
す第４の情報であるフィールド（以下ＮＩフィールドと
称す。）を設けている。以下、説明のために、ＮＩフィ
ールドが”０”の場合には、次の命令はＣＰＵから入力
するものとし、ＮＩフィールドが”１”の場合には次の
命令はメモリから入力するものとする。
る命令の構造について図３を参照して説明する。本実施
例では、第１の情報であるオペレータに、次の命令をメ
モリから入力するか、ＣＰＵから入力するかの情報を表
す第４の情報であるフィールド（以下ＮＩフィールドと
称す。）を設けている。以下、説明のために、ＮＩフィ
ールドが”０”の場合には、次の命令はＣＰＵから入力
するものとし、ＮＩフィールドが”１”の場合には次の
命令はメモリから入力するものとする。
【００２６】次に、本実施例の補助処理装置の動作につ
いて説明する。本実施例が、上記第１の実施例と異なる
のは、実行装置１０３が、入力されたオペレータのＮＩ
フィールドを解釈して、ＮＩフィールドが”０”であれ
ば信号１０５を”０”とし、ＮＩフィールドが”１”で
あれば信号１０５を”１”とするという点である。
いて説明する。本実施例が、上記第１の実施例と異なる
のは、実行装置１０３が、入力されたオペレータのＮＩ
フィールドを解釈して、ＮＩフィールドが”０”であれ
ば信号１０５を”０”とし、ＮＩフィールドが”１”で
あれば信号１０５を”１”とするという点である。
【００２７】補助処理装置がマスタモードで動作を行な
っている場合、信号１０５は”１”に設定されているの
で、始めにメモリ１０７から読み出されて第２の情報記
憶装置１０２に入力されたオペレータが、第２の情報記
憶装置１０２から読み出され、選択装置１０４を通って
実行装置１０３に入力される。実行装置１０３では、入
力された命令コードを解釈し、ＮＩフィールドの値によ
って、第１の情報記憶装置１０１と第２の情報記憶装置
１０２のどちらから次の命令を入力すれはよいかを決定
する。ＮＩフィールドが”０”の場合には、信号１０５
は”０”となり、次の命令は第１の情報記憶装置１０１
から入力され、補助処理装置はスレーブモードで動作を
行なう。ＮＩフィールドが”１”の場合には、信号１０
５は”１”となり、次の命令は第２の情報記憶装置１０
２から入力され、補助処理装置はマスタモードで動作を
行なうこととなる。
っている場合、信号１０５は”１”に設定されているの
で、始めにメモリ１０７から読み出されて第２の情報記
憶装置１０２に入力されたオペレータが、第２の情報記
憶装置１０２から読み出され、選択装置１０４を通って
実行装置１０３に入力される。実行装置１０３では、入
力された命令コードを解釈し、ＮＩフィールドの値によ
って、第１の情報記憶装置１０１と第２の情報記憶装置
１０２のどちらから次の命令を入力すれはよいかを決定
する。ＮＩフィールドが”０”の場合には、信号１０５
は”０”となり、次の命令は第１の情報記憶装置１０１
から入力され、補助処理装置はスレーブモードで動作を
行なう。ＮＩフィールドが”１”の場合には、信号１０
５は”１”となり、次の命令は第２の情報記憶装置１０
２から入力され、補助処理装置はマスタモードで動作を
行なうこととなる。
【００２８】補助処理装置がスレーブモードで動作を行
なっている場合は、信号１０５が”０”に設定されてい
るので、始めにＣＰＵ１０６から読み出されて第１の情
報記憶装置１０１に入力されたオペレータが、第１の情
報記憶装置１０１から読み出され、選択装置１０４を通
って実行装置１０３に入力される。実行装置１０３で
は、入力されたオペレータを解釈し、マスタモードの場
合と同様に、ＮＩフィールドの値によって、第１の情報
記憶装置１０１と第２の情報記憶装置１０２のどちらか
ら次の命令を入力すれはよいかを決定する。ＮＩフィー
ルドが”０”の場合には信号１０５は”０”となり、次
の命令は第１の情報記憶装置１０１から入力され、補助
処理装置はスレーブモードで動作を行なう。ＮＩフィー
ルドが”１”の場合には信号１０５は”１”となり、次
の命令は第２の情報記憶装置１０２から入力され、補助
処理装置はマスタモードで動作を行なうこととなる。
なっている場合は、信号１０５が”０”に設定されてい
るので、始めにＣＰＵ１０６から読み出されて第１の情
報記憶装置１０１に入力されたオペレータが、第１の情
報記憶装置１０１から読み出され、選択装置１０４を通
って実行装置１０３に入力される。実行装置１０３で
は、入力されたオペレータを解釈し、マスタモードの場
合と同様に、ＮＩフィールドの値によって、第１の情報
記憶装置１０１と第２の情報記憶装置１０２のどちらか
ら次の命令を入力すれはよいかを決定する。ＮＩフィー
ルドが”０”の場合には信号１０５は”０”となり、次
の命令は第１の情報記憶装置１０１から入力され、補助
処理装置はスレーブモードで動作を行なう。ＮＩフィー
ルドが”１”の場合には信号１０５は”１”となり、次
の命令は第２の情報記憶装置１０２から入力され、補助
処理装置はマスタモードで動作を行なうこととなる。
【００２９】以上のように、本実施例では、補助処理装
置が、投入する命令に設けられたＮＩフィールドを解釈
することにより、マスタモードとスレーブモードの切替
えを行なうことができる。これにより、マスタモードと
スレーブモードの切替えのための外部端子を設けたり、
専用の命令を使用する必要がなくなり、外部端子の制御
や切替えのための命令の投入をＣＰＵが行なう必要がな
くなり、ＣＰＵの負荷を軽減させることができる。
置が、投入する命令に設けられたＮＩフィールドを解釈
することにより、マスタモードとスレーブモードの切替
えを行なうことができる。これにより、マスタモードと
スレーブモードの切替えのための外部端子を設けたり、
専用の命令を使用する必要がなくなり、外部端子の制御
や切替えのための命令の投入をＣＰＵが行なう必要がな
くなり、ＣＰＵの負荷を軽減させることができる。
【００３０】なお、本発明では、実施例を実施例１と実
施例２に分けて説明したが、投入するオペレータに、Ｐ
ＭフィールドとＮＩフィールドの両方を設けることによ
り、実施例１と実施例２の両方の効果を得ることができ
る。
施例２に分けて説明したが、投入するオペレータに、Ｐ
ＭフィールドとＮＩフィールドの両方を設けることによ
り、実施例１と実施例２の両方の効果を得ることができ
る。
【００３１】
【発明の効果】以上のように、本発明は、ホストプロセ
ッサから入力される命令を記憶する第１の情報記憶装置
と、メモリから入力される命令を記憶する第２の情報記
憶装置と、第１の情報記憶装置の出力と第２の情報記憶
装置の出力のどちらかを選択する選択装置と、選択装置
の出力した命令を実行する実行装置とを備え、命令の操
作内容を指定する第１の情報と第１の情報以外の第２の
情報とを含む命令を実行する時に、第２の情報および／
または次の命令が第１の情報記憶装置と第２の情報記憶
装置のどちらに存在するかを示した情報を第１の情報に
付加して入力することにより、実行装置が付加された情
報から選択装置を制御して、第２の情報および／または
次の命令を第１の情報記憶装置と第２の情報記憶装置の
どちらからでも実行装置に入力させることができ、ＣＰ
Ｕの負荷を軽減することができるという効果を有する。
ッサから入力される命令を記憶する第１の情報記憶装置
と、メモリから入力される命令を記憶する第２の情報記
憶装置と、第１の情報記憶装置の出力と第２の情報記憶
装置の出力のどちらかを選択する選択装置と、選択装置
の出力した命令を実行する実行装置とを備え、命令の操
作内容を指定する第１の情報と第１の情報以外の第２の
情報とを含む命令を実行する時に、第２の情報および／
または次の命令が第１の情報記憶装置と第２の情報記憶
装置のどちらに存在するかを示した情報を第１の情報に
付加して入力することにより、実行装置が付加された情
報から選択装置を制御して、第２の情報および／または
次の命令を第１の情報記憶装置と第２の情報記憶装置の
どちらからでも実行装置に入力させることができ、ＣＰ
Ｕの負荷を軽減することができるという効果を有する。
【図１】本発明の各実施例における補助処理装置の概略
ブロック図
ブロック図
【図２】本発明の第１の実施例における命令構造を示す
模式図
模式図
【図３】本発明の第２の実施例における命令構造を示す
模式図
模式図
【図４】従来例における命令構造を示す模式図
【図５】従来の補助処理装置の概略ブロック図
１０１ 第１の情報記憶装置
１０２ 第２の情報記憶装置
１０３ 実行装置
１０４ 選択装置
１０５ 制御信号
１０６ ＣＰＵ
１０７ メモリ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 高 山 久
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(56)参考文献 特開 平５−81018（ＪＰ，Ａ)
特開 平４−47437（ＪＰ，Ａ)
特開 昭63−65528（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/22 - 9/44
G06F 15/16 - 15/177
Claims (3)
- 【請求項１】ホストプロセッサから入力される命令を記
憶する第１の情報記憶装置と、メモリから入力される命
令を記憶する第２の情報記憶装置と、前記第１の情報記
憶装置の出力と前記第２の情報記憶装置の出力のどちら
かを選択する選択装置と、前記選択装置の出力した命令
を実行する実行装置とを備え、 命令の操作内容を指定する第１の情報と命令の演算対象
を指定する第２の情報と前記第２の情報が前記第１の情
報記憶装置と前記第２の情報記憶装置のどちらに存在す
るかを示す第３の情報を含む命令を実行する時に、前記
命令を前記ホストプロセッサから前記第１の情報記憶装
置に入力するか、または前記メモリから前記第２の情報
記憶装置に入力することにより、前記実行装置が前記第
３の情報に基づき前記選択装置を制御して、前記第２の
情報を前記第１の情報記憶装置と前記第２の情報記憶装
置の一方から前記実行装置に入力させることを特徴とす
る補助処理装置。 - 【請求項２】ホストプロセッサから入力される命令を記
憶する第１の情報記憶装置と、メモリから入力される命
令を記憶する第２の情報記憶装置と、前記第１の情報記
憶装置の出力と前記第２の情報記憶装置の出力のどちら
かを選択する選択装置と、前記選択装置の出力した命令
を実行する実行装置とを備え、 前記実行装置がある命令を実行して次の命令を実行する
時に、前記次の命令が前記第１の情報記憶装置と前記第
２の情報記憶装置のどちらに存在するかを示す情報を付
加した命令を、前記ホストプロセッサから前記第１の情
報記憶装置に入力させるか、または前記メモリから前記
第２の情報記憶装置に入力することにより、前記実行装
置が前記付加情報に基づき前記選択装置を制御して、前
記次の命令を前記第１の情報記憶装置と前記第２の情報
記憶装置の一方から前記実行装置に入力させることを特
徴とする補助処理装置。 - 【請求項３】ホストプロセッサから入力される命令を記
憶する第１の情報記憶装置と、メモリから入力される命
令を記憶する第２の情報記憶装置と、前記第１の情報記
憶装置の出力と前記第２の情報記憶装置の出力のどちら
かを選択する選択装置と、前記選択装置の出力した命令
を実行する実行装置とを備え、 命令の操作内容を指定する第１の情報と命令の演算対象
を指定する第２の情報と前記第２の情報が前記第１の情
報記憶装置と前記第２の情報記憶装置のどちらに存在す
るかを示す第３の情報と次の命令が前記第１の情報記憶
装置と前記第２の情報記憶装置のどちらに存在するかを
示す第４の情報を含む命令を実行する時に、前記命令を
前記ホストプロセッサから前記第１の情報記憶装置に入
力するか、または前記メモリから前記第２の情報記憶装
置に入力することにより、前記実行装置が前記第３の情
報に基づき前記選択装置を制御して、前記第２の情報を
前記第１の情報記憶装置と前記第２の情報記憶装置の一
方から前記実行装置に入力させ、かつ、前記実行装置が
前記第４の情報に基づき前記選択装置を制御して、前記
次の命令を前記第１の情報記憶装置と前記第２の情報記
憶装置の一方から前記実行装置に入力させることを特徴
とする 補助処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10267793A JP3471388B2 (ja) | 1993-04-28 | 1993-04-28 | 補助処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10267793A JP3471388B2 (ja) | 1993-04-28 | 1993-04-28 | 補助処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314197A JPH06314197A (ja) | 1994-11-08 |
| JP3471388B2 true JP3471388B2 (ja) | 2003-12-02 |
Family
ID=14333870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10267793A Expired - Fee Related JP3471388B2 (ja) | 1993-04-28 | 1993-04-28 | 補助処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3471388B2 (ja) |
-
1993
- 1993-04-28 JP JP10267793A patent/JP3471388B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06314197A (ja) | 1994-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |