JPH05334103A - オペレーティングシステムにおけるタスク管理方法 - Google Patents
オペレーティングシステムにおけるタスク管理方法Info
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- JPH05334103A JPH05334103A JP13881392A JP13881392A JPH05334103A JP H05334103 A JPH05334103 A JP H05334103A JP 13881392 A JP13881392 A JP 13881392A JP 13881392 A JP13881392 A JP 13881392A JP H05334103 A JPH05334103 A JP H05334103A
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Abstract
(57)【要約】
【目的】 オペレーティングシステムによるタスクコン
トロールの負荷を低減してシステムの処理スピードを向
上させる。 【構成】 インサーションモード時に、タスクのチェー
ン処理のスタートアドレスと追加するタスクのエントリ
アドレスの設定をトリガとして、「Ａ」を「Ｂ」で示
されるアドレスの内容に書き込み、「Ａ＋２」の内容
であるＸで示されるアドレスを「Ｂ＋２」の内容に書き
込み、「Ａ＋２」で示されるアドレスに「Ｂ」を書き
込み、「Ｘ」で示されるアドレスに「Ｂ」を書き込
む。このようにして、ダイレクト・メモリ・アクセスに
よってメモリに記憶されているタスクの待ち行列をチェ
ーン状に形成するデータの書き換えを行ない、タスク挿
入のときのメモリ書き換えを短時間で行なう。
トロールの負荷を低減してシステムの処理スピードを向
上させる。 【構成】 インサーションモード時に、タスクのチェー
ン処理のスタートアドレスと追加するタスクのエントリ
アドレスの設定をトリガとして、「Ａ」を「Ｂ」で示
されるアドレスの内容に書き込み、「Ａ＋２」の内容
であるＸで示されるアドレスを「Ｂ＋２」の内容に書き
込み、「Ａ＋２」で示されるアドレスに「Ｂ」を書き
込み、「Ｘ」で示されるアドレスに「Ｂ」を書き込
む。このようにして、ダイレクト・メモリ・アクセスに
よってメモリに記憶されているタスクの待ち行列をチェ
ーン状に形成するデータの書き換えを行ない、タスク挿
入のときのメモリ書き換えを短時間で行なう。
Description
【０００１】
【産業上の利用分野】この発明は、オペレーティングシ
ステムにおけるタスク管理方法に関する。
ステムにおけるタスク管理方法に関する。
【０００２】
【従来の技術】ファクシミリ装置等の操作部からのデー
タ入力，読み取り，表示，及び通信出力等のタスクをオ
ペレーティングシステムで管理する方法が知られてい
る。従来、オペレーティングシステムにおけるタスクの
待ち行列の管理をソフトウェアで管理しようとした場
合、タスクの待ち行列のアドレス管理（タスクコントロ
ールブロック）情報をメモリ上に展開していた。その
際、タスクの待ち順列の設定と判断をアドレス管理情報
を書き換える制御方法をとっていた。
タ入力，読み取り，表示，及び通信出力等のタスクをオ
ペレーティングシステムで管理する方法が知られてい
る。従来、オペレーティングシステムにおけるタスクの
待ち行列の管理をソフトウェアで管理しようとした場
合、タスクの待ち行列のアドレス管理（タスクコントロ
ールブロック）情報をメモリ上に展開していた。その
際、タスクの待ち順列の設定と判断をアドレス管理情報
を書き換える制御方法をとっていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ようなタスク管理方法では、アドレス管理に関する制御
時間にはＣＰＵの処理スピードが高速化した場合でもメ
モリへのアクセスに汎用メモリを用いるので、アドレス
管理のアクセスにはコストの点からアクセスタイムに制
約があるため多くの時間を要するという問題があった。
また、オペコードフェッチのサイクルに時間が必要な点
からも多くの時間を要とするという問題があった。
ようなタスク管理方法では、アドレス管理に関する制御
時間にはＣＰＵの処理スピードが高速化した場合でもメ
モリへのアクセスに汎用メモリを用いるので、アドレス
管理のアクセスにはコストの点からアクセスタイムに制
約があるため多くの時間を要するという問題があった。
また、オペコードフェッチのサイクルに時間が必要な点
からも多くの時間を要とするという問題があった。
【０００４】この発明は上記の点に鑑みてなされたもの
であり、オペレーティングシステムによるタスクコント
ロールの負荷を低減してシステムの処理スピードを向上
させることを目的とする。
であり、オペレーティングシステムによるタスクコント
ロールの負荷を低減してシステムの処理スピードを向上
させることを目的とする。
【０００５】
【課題を解決するための手段】この発明は上記の目的を
達成するため、オペレーティングシステムにおける複数
のタスクの待ち行列をチェーン状に形成するタスク管理
方法において、インサーションモード時に、タスクのチ
ェーン処理のスタートアドレスと追加するタスクのエン
トリアドレスの設定をトリガとしてダイレクト・メモリ
・アクセスによってメモリに記憶されているタスクの待
ち行列をチェーン状に形成するデータの書き換えを行な
うものである。
達成するため、オペレーティングシステムにおける複数
のタスクの待ち行列をチェーン状に形成するタスク管理
方法において、インサーションモード時に、タスクのチ
ェーン処理のスタートアドレスと追加するタスクのエン
トリアドレスの設定をトリガとしてダイレクト・メモリ
・アクセスによってメモリに記憶されているタスクの待
ち行列をチェーン状に形成するデータの書き換えを行な
うものである。
【０００６】また、オペレーティングシステムにおける
複数のタスクの待ち行列をチェーン状に形成するタスク
管理方法において、デリーションモード時に、削除すべ
きタスクを指定するデリーションアドレスの設定をトリ
ガとしてダイレクト・メモリ・アクセスによってメモリ
に記憶されているタスクの待ち行列をチェーン状に形成
するデータの書き換えを行なうものである。
複数のタスクの待ち行列をチェーン状に形成するタスク
管理方法において、デリーションモード時に、削除すべ
きタスクを指定するデリーションアドレスの設定をトリ
ガとしてダイレクト・メモリ・アクセスによってメモリ
に記憶されているタスクの待ち行列をチェーン状に形成
するデータの書き換えを行なうものである。
【０００７】さらに、インサーションモード時に、タス
クのチェーン処理のスタートアドレスと追加するタスク
のエントリアドレスの設定をトリガとしてダイレクト・
メモリ・アクセスによってメモリに記憶されているタス
クの待ち行列をチェーン状に形成するデータの書き換え
を行ない、デリーションモード時に、削除すべきタスク
を指定するデリーションアドレスの設定をトリガとして
ダイレクト・メモリ・アクセスによってメモリに記憶さ
れているタスクの待ち行列をチェーン状に形成するデー
タの書き換えを行なうようにするとよい。
クのチェーン処理のスタートアドレスと追加するタスク
のエントリアドレスの設定をトリガとしてダイレクト・
メモリ・アクセスによってメモリに記憶されているタス
クの待ち行列をチェーン状に形成するデータの書き換え
を行ない、デリーションモード時に、削除すべきタスク
を指定するデリーションアドレスの設定をトリガとして
ダイレクト・メモリ・アクセスによってメモリに記憶さ
れているタスクの待ち行列をチェーン状に形成するデー
タの書き換えを行なうようにするとよい。
【０００８】また、上記エントリアドレスを複数指定す
るとよい。さらに、上記デリーションアドレスを複数指
定するとよい。さらにまた、上記エントリアドレス及び
デリーションアドレスをそれぞれ複数指定するとよい。
るとよい。さらに、上記デリーションアドレスを複数指
定するとよい。さらにまた、上記エントリアドレス及び
デリーションアドレスをそれぞれ複数指定するとよい。
【０００９】
【作用】この発明によるオペレーティングシステムにお
けるタスク管理方法は、インサーションモード時に、タ
スクのチェーン処理のスタートアドレスと追加するタス
クのエントリアドレスの設定をトリガとしてダイレクト
・メモリ・アクセスによってメモリに記憶されているタ
スクの待ち行列をチェーン状に形成するデータの書き換
えを行なうので、任意のタスクをタスクチェーンに接続
することができ、そのタスク追加のときのメモリ書き換
えを通常の場合よりもフェッチサイクル相当分高速に行
なえる。
けるタスク管理方法は、インサーションモード時に、タ
スクのチェーン処理のスタートアドレスと追加するタス
クのエントリアドレスの設定をトリガとしてダイレクト
・メモリ・アクセスによってメモリに記憶されているタ
スクの待ち行列をチェーン状に形成するデータの書き換
えを行なうので、任意のタスクをタスクチェーンに接続
することができ、そのタスク追加のときのメモリ書き換
えを通常の場合よりもフェッチサイクル相当分高速に行
なえる。
【００１０】また、デリーションモード時に、削除すべ
きタスクを指定するデリーションアドレスの設定をトリ
ガとしてダイレクト・メモリ・アクセスによってメモリ
に記憶されているタスクの待ち行列をチェーン状に形成
するデータの書き換えを行なうので、タスクチェーンか
ら任意のタスクを排除することができ、そのタスク削除
のときのメモリ書き換えを通常の場合よりもフェッチサ
イクル相当分高速に行なえる。
きタスクを指定するデリーションアドレスの設定をトリ
ガとしてダイレクト・メモリ・アクセスによってメモリ
に記憶されているタスクの待ち行列をチェーン状に形成
するデータの書き換えを行なうので、タスクチェーンか
ら任意のタスクを排除することができ、そのタスク削除
のときのメモリ書き換えを通常の場合よりもフェッチサ
イクル相当分高速に行なえる。
【００１１】さらに、インサーションモード時にタスク
のチェーン処理のスタートアドレスと追加するタスクの
エントリアドレスの設定をトリガとして、デリーション
モード時に削除すべきタスクを指定するデリーションア
ドレスの設定をトリガとしてそれぞれダイレクト・メモ
リ・アクセスによってメモリに記憶されているタスクの
待ち行列をチェーン状に形成するデータの書き換えを行
なうようにすれば、タスクチェーンに対する任意のタス
クの接続及び排除ができるようになり、そのタスクの追
加及び削除のときのメモリ書き換えを通常の場合よりも
フェッチサイクル相当分高速に行なえる。
のチェーン処理のスタートアドレスと追加するタスクの
エントリアドレスの設定をトリガとして、デリーション
モード時に削除すべきタスクを指定するデリーションア
ドレスの設定をトリガとしてそれぞれダイレクト・メモ
リ・アクセスによってメモリに記憶されているタスクの
待ち行列をチェーン状に形成するデータの書き換えを行
なうようにすれば、タスクチェーンに対する任意のタス
クの接続及び排除ができるようになり、そのタスクの追
加及び削除のときのメモリ書き換えを通常の場合よりも
フェッチサイクル相当分高速に行なえる。
【００１２】また、上記エントリアドレスを複数指定す
れば、任意の複数連続するタスクをタスクチェーンに接
続することができ、そのタスク追加のときのタスクのチ
ェーン処理のスタートアドレスのセット時間と各タスク
のスタートアドレスの書き換え時間を短縮することがで
きる。
れば、任意の複数連続するタスクをタスクチェーンに接
続することができ、そのタスク追加のときのタスクのチ
ェーン処理のスタートアドレスのセット時間と各タスク
のスタートアドレスの書き換え時間を短縮することがで
きる。
【００１３】さらに、上記デリーションアドレスを複数
指定すれば、タスクチェーンから任意の複数連続するタ
スクを排除することができ、そのタスク削除のときの各
タスクのスタートアドレスの書き換え時間を短縮するこ
とができる。
指定すれば、タスクチェーンから任意の複数連続するタ
スクを排除することができ、そのタスク削除のときの各
タスクのスタートアドレスの書き換え時間を短縮するこ
とができる。
【００１４】さらにまた、上記エントリアドレス及びデ
リーションアドレスをそれぞれ複数指定すれば、タスク
チェーンに対して任意の複数のタスクの接続及び排除が
できるようになり、タスク追加のときのタスクのチェー
ン処理のスタートアドレスのセット時間と各タスクのス
タートアドレスの書き換え時間、及びタスク削除のとき
の各タスクのスタートアドレスの書き換え時間を短縮す
ることができる。
リーションアドレスをそれぞれ複数指定すれば、タスク
チェーンに対して任意の複数のタスクの接続及び排除が
できるようになり、タスク追加のときのタスクのチェー
ン処理のスタートアドレスのセット時間と各タスクのス
タートアドレスの書き換え時間、及びタスク削除のとき
の各タスクのスタートアドレスの書き換え時間を短縮す
ることができる。
【００１５】
【実施例】以下、この発明の実施例を図面に基づいて具
体的に説明する。まず、一般のオペレーションシステム
（ＯＳ）のタスクの待ち行列におけるタスク管理方法に
ついて説明する。オペレーションシステムのチェーン処
理には、タスクの待ち行列をチェーン状に形成するイン
サーションモードの場合と、待ち行列からタスクを排除
するデリーションモードの場合とがある。
体的に説明する。まず、一般のオペレーションシステム
（ＯＳ）のタスクの待ち行列におけるタスク管理方法に
ついて説明する。オペレーションシステムのチェーン処
理には、タスクの待ち行列をチェーン状に形成するイン
サーションモードの場合と、待ち行列からタスクを排除
するデリーションモードの場合とがある。
【００１６】図６及び図７はオペレーティングシステム
のタスクコントロールにおけるインサーションモードの
処理概念を示す説明図である。図６はタスク挿入（追
加）前の処理概念を示す説明図であり、各タスクコント
ロールブロック（ＴＣＢ）１，２，３，４は、それぞれ
の先頭２ワードのうち、メモリ上に展開される各上段の
エリア１１，２１，３１，４１には次に行なうべきタス
クを示すＴＣＢのアドレスを、各下段のエリア１２，２
２，３２，４２には直前に行なわれたタスクを示すＴＣ
Ｂのアドレスを格納している。
のタスクコントロールにおけるインサーションモードの
処理概念を示す説明図である。図６はタスク挿入（追
加）前の処理概念を示す説明図であり、各タスクコント
ロールブロック（ＴＣＢ）１，２，３，４は、それぞれ
の先頭２ワードのうち、メモリ上に展開される各上段の
エリア１１，２１，３１，４１には次に行なうべきタス
クを示すＴＣＢのアドレスを、各下段のエリア１２，２
２，３２，４２には直前に行なわれたタスクを示すＴＣ
Ｂのアドレスを格納している。
【００１７】図７はタスク挿入（追加）後の処理概念を
示す説明図である。そのＴＣＢ５が新たに追加したブロ
ックであり、ＴＣＢ１の上段のエリア１１にはブロック
が展開されるメモリの実アドレスを仮想的に示すアドレ
スを格納し、ＴＣＢ１，２，３の各上段のエリア１１，
２１，３１にはメモリの内容を格納し、各ＴＣＢ１，
２，３，４，５の先頭２ワード以降のエリアにタスクの
アドレスと状態を格納することによってタスクの待ち行
列をチェーン状に構成（形成）することが可能になる。
示す説明図である。そのＴＣＢ５が新たに追加したブロ
ックであり、ＴＣＢ１の上段のエリア１１にはブロック
が展開されるメモリの実アドレスを仮想的に示すアドレ
スを格納し、ＴＣＢ１，２，３の各上段のエリア１１，
２１，３１にはメモリの内容を格納し、各ＴＣＢ１，
２，３，４，５の先頭２ワード以降のエリアにタスクの
アドレスと状態を格納することによってタスクの待ち行
列をチェーン状に構成（形成）することが可能になる。
【００１８】次に、インサーション時のＴＣＢの書き換
え動作について説明する。まず、図６に示したように、
挿入前はＴＣＢ７のアドレス「ｂ」の内容には「ａ」
が、ＴＣＢ１のアドレス「ａ＋２」の内容には「ｂ」が
格納されている。そして、図７に示したように、上段の
エリア５１のアドレスが「ｃ」で下段のエリア５２のア
ドレスが「Ｃ＋２」のＴＣＢ５をインサーション（挿
入）してチェーニング（チェーン状に形成）するには、
次に示すように４段階の処理によってメモリの内容（図
中の網かけ部分）を書き換える。
え動作について説明する。まず、図６に示したように、
挿入前はＴＣＢ７のアドレス「ｂ」の内容には「ａ」
が、ＴＣＢ１のアドレス「ａ＋２」の内容には「ｂ」が
格納されている。そして、図７に示したように、上段の
エリア５１のアドレスが「ｃ」で下段のエリア５２のア
ドレスが「Ｃ＋２」のＴＣＢ５をインサーション（挿
入）してチェーニング（チェーン状に形成）するには、
次に示すように４段階の処理によってメモリの内容（図
中の網かけ部分）を書き換える。
【００１９】ＴＣＢ４のアドレス「ｂ」のエリア４１
の内容「ａ」を「ｃ」に書き換える。 ＴＣＢ５のアドレス「ｃ」のエリア５１の内容「＊」
を「ａ」に書き換える。 ＴＣＢ５のアドレス「ｃ＋２」のエリア５２の内容
「＊」を「ｂ」に書き換える。 ＴＣＢ１のアドレス「ａ＋２」のエリア１２の内容
「ｂ」を「ｃ」に書き換える。
の内容「ａ」を「ｃ」に書き換える。 ＴＣＢ５のアドレス「ｃ」のエリア５１の内容「＊」
を「ａ」に書き換える。 ＴＣＢ５のアドレス「ｃ＋２」のエリア５２の内容
「＊」を「ｂ」に書き換える。 ＴＣＢ１のアドレス「ａ＋２」のエリア１２の内容
「ｂ」を「ｃ」に書き換える。
【００２０】図８はタスク削除前の処理概念を示す説明
図、図９はタスク削除後の処理概念を示す説明図であ
り、図８のＴＣＢ３が削除するブロックである。次に、
デリーション時のＴＣＢの書き換え動作について説明す
る。まず、図８に示したように、削除前はＴＣＢ２のア
ドレス「ａ」の内容には「ｂ」が、ＴＣＢ４１のアドレ
ス「ｃ＋２」の内容には「ｂ」が格納されている。
図、図９はタスク削除後の処理概念を示す説明図であ
り、図８のＴＣＢ３が削除するブロックである。次に、
デリーション時のＴＣＢの書き換え動作について説明す
る。まず、図８に示したように、削除前はＴＣＢ２のア
ドレス「ａ」の内容には「ｂ」が、ＴＣＢ４１のアドレ
ス「ｃ＋２」の内容には「ｂ」が格納されている。
【００２１】そして、図９に示したように、上段のエリ
ア３１のアドレスが「ｂ」で下段のエリア３２のアドレ
スが「ｂ＋２」のＴＣＢ３をデリーション（削除）して
チェーニング（チェーン状に形成）するには、次に示す
ように２段階の処理によってメモリの内容（図中の網か
け部分）を書き換える。 ＴＣＢ２のアドレス「ａ」のエリア２１の内容「ｂ」
を「ｃ」に書き換える。 ＴＣＢ４のアドレス「ｃ＋２」のエリア４１の内容
「ｂ」を「ａ」に書き換える。
ア３１のアドレスが「ｂ」で下段のエリア３２のアドレ
スが「ｂ＋２」のＴＣＢ３をデリーション（削除）して
チェーニング（チェーン状に形成）するには、次に示す
ように２段階の処理によってメモリの内容（図中の網か
け部分）を書き換える。 ＴＣＢ２のアドレス「ａ」のエリア２１の内容「ｂ」
を「ｃ」に書き換える。 ＴＣＢ４のアドレス「ｃ＋２」のエリア４１の内容
「ｂ」を「ａ」に書き換える。
【００２２】次に、この発明によるオペレーティングシ
ステムにおけるタスク管理方法について説明する。図１
はこの実施例のハードウェアの構成を示すブロック図で
ある。このハードウェアは４個のレジスタＲ１，Ｒ２，
Ｒ３，Ｒ４と、４個のマルチプレクサ（ＭＰＸ）Ｍ１，
Ｍ２，Ｍ３，Ｍ４と、加算器（ＡＤＤＥＲ）Ａ１と、デ
ータバスＤＢとアドレスバスＡＢとからなる。
ステムにおけるタスク管理方法について説明する。図１
はこの実施例のハードウェアの構成を示すブロック図で
ある。このハードウェアは４個のレジスタＲ１，Ｒ２，
Ｒ３，Ｒ４と、４個のマルチプレクサ（ＭＰＸ）Ｍ１，
Ｍ２，Ｍ３，Ｍ４と、加算器（ＡＤＤＥＲ）Ａ１と、デ
ータバスＤＢとアドレスバスＡＢとからなる。
【００２３】このハードウェアによって、インサーショ
ンモード時に、タスクのチェーン処理のスタートアドレ
スと追加するタスクのエントリアドレスの設定をトリガ
としてダイレクト・メモリ・アクセスによってメモリに
記憶されているタスクの待ち行列をチェーン状に形成す
るデータの書き換えを行ない、又はデリーションモード
時に、削除すべきタスクを指定するデリーションアドレ
スの設定をトリガとしてダイレクト・メモリ・アクセス
によってメモリに記憶されているタスクの待ち行列をチ
ェーン状に形成するデータの書き換えを行なう。
ンモード時に、タスクのチェーン処理のスタートアドレ
スと追加するタスクのエントリアドレスの設定をトリガ
としてダイレクト・メモリ・アクセスによってメモリに
記憶されているタスクの待ち行列をチェーン状に形成す
るデータの書き換えを行ない、又はデリーションモード
時に、削除すべきタスクを指定するデリーションアドレ
スの設定をトリガとしてダイレクト・メモリ・アクセス
によってメモリに記憶されているタスクの待ち行列をチ
ェーン状に形成するデータの書き換えを行なう。
【００２４】図２はそのタスクコントロールにおけるイ
ンサーションモードの動作を示す説明図である。まず、
動作条件は次に示す２項目が指示されることをトリガと
してＤＭＡ動作によってメモリの内容を書き換える。
ンサーションモードの動作を示す説明図である。まず、
動作条件は次に示す２項目が指示されることをトリガと
してＤＭＡ動作によってメモリの内容を書き換える。
【００２５】タスクのチェーン処理のスタートアドレ
ス、つまりチェーニングのスタートアドレス（キューア
ドレス）を「Ａ」とする 追加するタスクのエントリアドレス、つまりチェーニ
ングの終了アドレス（エントリアドレス又はインサーシ
ョンアドレス）を「Ｂ」とする。
ス、つまりチェーニングのスタートアドレス（キューア
ドレス）を「Ａ」とする 追加するタスクのエントリアドレス、つまりチェーニ
ングの終了アドレス（エントリアドレス又はインサーシ
ョンアドレス）を「Ｂ」とする。
【００２６】動作内容は次に示す４段階の処理を順番に
行なう。まず、図２の（ａ）に示すように、 「Ａ」をＴＣＢ５の「Ｂ」で示されるアドレスの内容
に書き込む。 次に、（ｂ）に示すように、 ＴＣＢ１のアドレス「Ａ＋２」の内容であるＸで示さ
れるアドレスをＴＣＢ５のアドレス「Ｂ＋２」の内容に
書き込む。
行なう。まず、図２の（ａ）に示すように、 「Ａ」をＴＣＢ５の「Ｂ」で示されるアドレスの内容
に書き込む。 次に、（ｂ）に示すように、 ＴＣＢ１のアドレス「Ａ＋２」の内容であるＸで示さ
れるアドレスをＴＣＢ５のアドレス「Ｂ＋２」の内容に
書き込む。
【００２７】その後、（ｃ）に示すように、 ＴＣＢ１の「Ａ＋２」で示されるアドレスに「Ｂ」を
書き込む。 そして、（ｄ）に示すように、 ＴＣＢ４の「Ｘ」で示されるアドレスに「Ｂ」を書き
込む。
書き込む。 そして、（ｄ）に示すように、 ＴＣＢ４の「Ｘ」で示されるアドレスに「Ｂ」を書き
込む。
【００２８】次に、図１によってインサーションモード
時のハードウェアシーケンスについて説明する。そのイ
ンサーションモード時には、次に示す７段階の処理を順
番に行なう。 （１）キューアドレスをレジスタＲ１にストアする。 （２）エントリアドレスをレジスタＲ２にストアする。
時のハードウェアシーケンスについて説明する。そのイ
ンサーションモード時には、次に示す７段階の処理を順
番に行なう。 （１）キューアドレスをレジスタＲ１にストアする。 （２）エントリアドレスをレジスタＲ２にストアする。
【００２９】この（１）及び（２）の処理は「Ｆ，＄ア
ドレッシング」の場合であり、このＦ，＄アドレッシン
グとは上位アドレスがバンクアドレスにセットされてい
る状態で下位アドレスのみを命令で指示する高速アドレ
ッシング命令（：ＦＩＲＳＴＤＩＲＥＣＴ）を指す。
ドレッシング」の場合であり、このＦ，＄アドレッシン
グとは上位アドレスがバンクアドレスにセットされてい
る状態で下位アドレスのみを命令で指示する高速アドレ
ッシング命令（：ＦＩＲＳＴＤＩＲＥＣＴ）を指す。
【００３０】（３）エントリアドレスをアドレスバスＡ
Ｂに出力し、キューアドレスをデータバスＤＢに出力す
る。 （４）「キューアドレス＋２」の内容をリードしてレジ
スタＲ３にストアする。 （５）「エントリアドレス＋２」の内容をアドレスバス
ＡＢに出力し、レジスタＲ３の内容をデータバスＤＢに
出力する。
Ｂに出力し、キューアドレスをデータバスＤＢに出力す
る。 （４）「キューアドレス＋２」の内容をリードしてレジ
スタＲ３にストアする。 （５）「エントリアドレス＋２」の内容をアドレスバス
ＡＢに出力し、レジスタＲ３の内容をデータバスＤＢに
出力する。
【００３１】（６）「キューアドレス＋２」の内容をア
ドレスバスＡＢに出力し、レジスタＲ２の内容をデータ
バスＤＢに出力する。 （７）レジスタＲ３の内容をアドレスバスＡＢに出力
し、レジスタＲ２の内容をデータバスＤＢに出力する。
ドレスバスＡＢに出力し、レジスタＲ２の内容をデータ
バスＤＢに出力する。 （７）レジスタＲ３の内容をアドレスバスＡＢに出力
し、レジスタＲ２の内容をデータバスＤＢに出力する。
【００３２】表１は、上述したハードウェアシーケンス
の各動作命令と各動作にかかる時間の対応表であり、表
中の丸付き数字は図２によって説明した処理段階であ
る。このように、ハードウェアによる制御でインサーシ
ョン動作を行なえば１５サイクル（ＣＹＣＬＥ）で済む
が、ソフトウェアのみによる制御では２５サイクルかか
ってしまう。つまり、ハードウェア制御のほうが１０サ
イクル短い時間で行なえる。
の各動作命令と各動作にかかる時間の対応表であり、表
中の丸付き数字は図２によって説明した処理段階であ
る。このように、ハードウェアによる制御でインサーシ
ョン動作を行なえば１５サイクル（ＣＹＣＬＥ）で済む
が、ソフトウェアのみによる制御では２５サイクルかか
ってしまう。つまり、ハードウェア制御のほうが１０サ
イクル短い時間で行なえる。
【００３３】なお、連続してインサーション動作を繰り
返す場合、キューアドレスの前回値がそのまま残ってい
るので、これを省けばさらに５サイクル削減することが
でき、このときの実行時間は１０サイクルとなる。
返す場合、キューアドレスの前回値がそのまま残ってい
るので、これを省けばさらに５サイクル削減することが
でき、このときの実行時間は１０サイクルとなる。
【００３４】一方、ソフトウェア制御で行なった場合、
設定以外にレジスタの待避に約２０サイクルを必要と
し、インサーションする度に同じ制御方法を使用すれ
ば、ハードウェアの効果サイクル＝（２０＋１０）×Ｎ
（Ｎ；インサーション回数）の計算式で考えると、例え
ば１０回インサーション動作を行なった場合には、３０
０サイクルの効果があることになるが、連続する場合に
は前回のキューアドレスが残っているためにレジスタの
待避を繰り返す必要は必ずしもない。
設定以外にレジスタの待避に約２０サイクルを必要と
し、インサーションする度に同じ制御方法を使用すれ
ば、ハードウェアの効果サイクル＝（２０＋１０）×Ｎ
（Ｎ；インサーション回数）の計算式で考えると、例え
ば１０回インサーション動作を行なった場合には、３０
０サイクルの効果があることになるが、連続する場合に
は前回のキューアドレスが残っているためにレジスタの
待避を繰り返す必要は必ずしもない。
【００３５】ただし、２回以上チェーニングを連続した
ときにはレジスタの待避を行なわないようなソフトウェ
ア制御の場合、そのチェーニングが連続するか否かを判
断するための処理が必要になる。この判断処理の必要性
の有無は、チェーニングの平均的な連続回数と判断処理
のサイクル数とによって決定される。
ときにはレジスタの待避を行なわないようなソフトウェ
ア制御の場合、そのチェーニングが連続するか否かを判
断するための処理が必要になる。この判断処理の必要性
の有無は、チェーニングの平均的な連続回数と判断処理
のサイクル数とによって決定される。
【００３６】したがって、この判断処理のサイクル数を
「Ｘ」とすると、比例式（２０＋１０）×Ｎ：１５×Ｎ
＋Ｘ の小さい値の方の効果が望める（ただし、サブル
ーチンコールまでのソフト設定を考慮に入れていな
い）。
「Ｘ」とすると、比例式（２０＋１０）×Ｎ：１５×Ｎ
＋Ｘ の小さい値の方の効果が望める（ただし、サブル
ーチンコールまでのソフト設定を考慮に入れていな
い）。
【００３７】図３はそのタスクコントロールにおけるデ
リーションモードの動作を示す説明図である。まず、動
作条件は次に示す１項目が指示されることをトリガとし
てＤＭＡ動作によってメモリの内容を書き換える。 タスクのチェーン処理のデリーションアドレス、つま
りチェーニングのデリーションアドレスを「Ｘ」とす
る。
リーションモードの動作を示す説明図である。まず、動
作条件は次に示す１項目が指示されることをトリガとし
てＤＭＡ動作によってメモリの内容を書き換える。 タスクのチェーン処理のデリーションアドレス、つま
りチェーニングのデリーションアドレスを「Ｘ」とす
る。
【００３８】動作内容は次に示す２段階の処理を順番に
行なう（及びは削除前後の状態を示している）。ま
ず、図３の（ａ）に示すように、 初期状態である。 次に、（ｂ）に示すように、 ＴＣＢ３のアドレス「Ｘ＋２」の内容であるＡで示さ
れるＴＣＢ１のエリア２１の内容に、ＴＣＢ３のアドレ
ス「Ｘ」の内容である「Ｂ」を書き込む。
行なう（及びは削除前後の状態を示している）。ま
ず、図３の（ａ）に示すように、 初期状態である。 次に、（ｂ）に示すように、 ＴＣＢ３のアドレス「Ｘ＋２」の内容であるＡで示さ
れるＴＣＢ１のエリア２１の内容に、ＴＣＢ３のアドレ
ス「Ｘ」の内容である「Ｂ」を書き込む。
【００３９】その後、（ｃ）に示すように、 ＴＣＢ３のアドレス「Ｘ」の内容である「Ｂ」で示さ
れるアドレス値＋２（Ｂ＋２）のＴＣＢ４のエリア４２
の内容に「Ｘ＋２」で示される「Ａ」で示されるアドレ
スを書き込む。 そして、（ｄ）に示すようにＴＣＢ３を削除して、 最終状態となる。
れるアドレス値＋２（Ｂ＋２）のＴＣＢ４のエリア４２
の内容に「Ｘ＋２」で示される「Ａ」で示されるアドレ
スを書き込む。 そして、（ｄ）に示すようにＴＣＢ３を削除して、 最終状態となる。
【００４０】次に、図１によってデリーションモード時
のハードウェアシーケンスについて説明する。そのデリ
ーションモード時には、次に示す５段階の処理を順番に
行なう。 （１）デリーションアドレス「Ｘ」をレジスタＲ１にス
トアする。 （２）デリーションアドレスの内容「Ｂ」をレジスタＲ
２にストアする。
のハードウェアシーケンスについて説明する。そのデリ
ーションモード時には、次に示す５段階の処理を順番に
行なう。 （１）デリーションアドレス「Ｘ」をレジスタＲ１にス
トアする。 （２）デリーションアドレスの内容「Ｂ」をレジスタＲ
２にストアする。
【００４１】（３）「デリーションアドレス＋２」の内
容「Ａ」をレジスタＲ３にストアする。 （４）レジスタＲ３の内容「Ａ」をアドレスバスＡＢに
出力し、レジスタＲ２の内容「Ｂ」をデータバスＤＢに
出力する。 （５）レジスタＲ２の内容＋２、つまり「Ｂ＋２」をア
ドレスバスＡＢに出力し、レジスタＲ３の内容「Ａ」を
データバスＤＢに出力する。
容「Ａ」をレジスタＲ３にストアする。 （４）レジスタＲ３の内容「Ａ」をアドレスバスＡＢに
出力し、レジスタＲ２の内容「Ｂ」をデータバスＤＢに
出力する。 （５）レジスタＲ２の内容＋２、つまり「Ｂ＋２」をア
ドレスバスＡＢに出力し、レジスタＲ３の内容「Ａ」を
データバスＤＢに出力する。
【００４２】表２は、上述したハードウェアシーケンス
の各動作命令と各動作にかかる時間の対応表であり、表
中の丸付き数字は図３によって説明した処理段階であ
る。
の各動作命令と各動作にかかる時間の対応表であり、表
中の丸付き数字は図３によって説明した処理段階であ
る。
【００４３】このように、ハードウェアによる制御（Ｆ
ＩＲＳＴ ＤＩＲＥＣＴでセットした場合）でデリーシ
ョン動作を行なえば９サイクル（ＣＹＣＬＥ）で済む
が、ソフトウェアのみによる制御では１９サイクルかか
ってしまう。つまり、ハードウェア制御のほうが１０サ
イクル短い時間で行なえる。したがって、インサーショ
ンモード時と同様に、比例式（２０＋１０）×Ｎ：１５
×Ｎ＋Ｘの小さい値の方の効果が望める。
ＩＲＳＴ ＤＩＲＥＣＴでセットした場合）でデリーシ
ョン動作を行なえば９サイクル（ＣＹＣＬＥ）で済む
が、ソフトウェアのみによる制御では１９サイクルかか
ってしまう。つまり、ハードウェア制御のほうが１０サ
イクル短い時間で行なえる。したがって、インサーショ
ンモード時と同様に、比例式（２０＋１０）×Ｎ：１５
×Ｎ＋Ｘの小さい値の方の効果が望める。
【００４４】次に、複数のタスクを挿入又は削除する場
合について説明する。図４は複数のタスクを挿入又は削
除する際のハードウェアを示すブロック図である。この
ハードウェアはエントリアドレスのセット数又は削除す
るＴＣＢのセット数を数えるカウンタＣを備えている。
合について説明する。図４は複数のタスクを挿入又は削
除する際のハードウェアを示すブロック図である。この
ハードウェアはエントリアドレスのセット数又は削除す
るＴＣＢのセット数を数えるカウンタＣを備えている。
【００４５】まず、インサーションモード時について説
明する。カウンタＣによってエントリアドレスのセット
数をカウントし、そのカウンタ値を直接メモリアクセス
コントローラ（ＤＭＡＣ）へ入力し、キューアドレスが
セットされたことによってＤＭＡ動作を実行する。
明する。カウンタＣによってエントリアドレスのセット
数をカウントし、そのカウンタ値を直接メモリアクセス
コントローラ（ＤＭＡＣ）へ入力し、キューアドレスが
セットされたことによってＤＭＡ動作を実行する。
【００４６】次に、そのハードウェアシーケンスについ
て説明する。 （１）キューアドレスをレジスタＲ１にストアする
（「Ｆ，＄アドレッシング」の場合）。 （２）エントリアドレス１をレジスタＲ４にストアする
（「Ｆ，＄アドレッシング」の場合）。 同様の処理によってＸ回セットし、エントリアドレス１
＋ＸをレジスタＲＮにストアする（「Ｆ，＄アドレッシ
ング」の場合）。
て説明する。 （１）キューアドレスをレジスタＲ１にストアする
（「Ｆ，＄アドレッシング」の場合）。 （２）エントリアドレス１をレジスタＲ４にストアする
（「Ｆ，＄アドレッシング」の場合）。 同様の処理によってＸ回セットし、エントリアドレス１
＋ＸをレジスタＲＮにストアする（「Ｆ，＄アドレッシ
ング」の場合）。
【００４７】（３）エントリアドレスをアドレスバスＡ
Ｂに出力し、エントリアドレス２をデータバスに出力す
る。 （４）キューアドレス＋２の内容をリードし、レジスタ
Ｒ１にストアする。 （５）エントリアドレス１＋２をアドレスバスＡＢに出
力し、レジスタＲ２の内容をデータバスＤＢに出力す
る。
Ｂに出力し、エントリアドレス２をデータバスに出力す
る。 （４）キューアドレス＋２の内容をリードし、レジスタ
Ｒ１にストアする。 （５）エントリアドレス１＋２をアドレスバスＡＢに出
力し、レジスタＲ２の内容をデータバスＤＢに出力す
る。
【００４８】（６）キューアドレス＋２をアドレスバス
ＡＢに出力し、レジスタＲＮの内容をデータバスＤＢに
出力する。 （７）レジスタＲ２の内容をアドレスバスＡＢに出力
し、レジスタＲ４の内容をデータバスＤＢに出力する。
ＡＢに出力し、レジスタＲＮの内容をデータバスＤＢに
出力する。 （７）レジスタＲ２の内容をアドレスバスＡＢに出力
し、レジスタＲ４の内容をデータバスＤＢに出力する。
【００４９】（８）レジスタＲ５の内容をアドレスバス
ＡＢに出力し、レジスタＲ６の内容をデータバスＤＢに
出力する。 （９）レジスタＲ５＋２の内容をアドレスバスＡＢに出
力し、レジスタＲ４の内容をデータバスＤＢに出力す
る。
ＡＢに出力し、レジスタＲ６の内容をデータバスＤＢに
出力する。 （９）レジスタＲ５＋２の内容をアドレスバスＡＢに出
力し、レジスタＲ４の内容をデータバスＤＢに出力す
る。
【００５０】この（８）及び（９）の処理を繰り返す
（ただしレジスタの値はインクリメントする。レジスタ
ＲＮ−１の内容をアドレスバスＡＢに出力し、レジスタ
ＲＮの内容をデータバスＤＢに出力する。「レジスタＲ
Ｎ−１の内容」＋２をアドレスバスＡＢに出力し、レジ
スタＲＮ−２の内容をデータバスＤＢに出力する。
（ただしレジスタの値はインクリメントする。レジスタ
ＲＮ−１の内容をアドレスバスＡＢに出力し、レジスタ
ＲＮの内容をデータバスＤＢに出力する。「レジスタＲ
Ｎ−１の内容」＋２をアドレスバスＡＢに出力し、レジ
スタＲＮ−２の内容をデータバスＤＢに出力する。
【００５１】レジスタＲＮの内容をアドレスバスＡＢに
出力し、レジスタＲ２の内容をデータバスＤＢに出力す
る。「レジスタＲＮの内容」＋２をアドレスバスＡＢに
出力し、レジスタＲＮ−１の内容をデータバスＤＢに出
力する。
出力し、レジスタＲ２の内容をデータバスＤＢに出力す
る。「レジスタＲＮの内容」＋２をアドレスバスＡＢに
出力し、レジスタＲＮ−１の内容をデータバスＤＢに出
力する。
【００５２】表３は、上述したハードウェアシーケンス
の各動作命令と各動作にかかる時間の対応表であり、表
中の丸付き数字は図２によって説明した処理段階であ
る。このようにして、複数のタスクを挿入してチェーニ
ングするときのメモリの書き換え時間を短縮することが
できる。
の各動作命令と各動作にかかる時間の対応表であり、表
中の丸付き数字は図２によって説明した処理段階であ
る。このようにして、複数のタスクを挿入してチェーニ
ングするときのメモリの書き換え時間を短縮することが
できる。
【００５３】次に、デリーションモード時について説明
する。カウンタＣによって削除するＴＣＢのセット数を
カウントし、そのカウンタ値を直接メモリアクセスコン
トローラ（ＤＭＡＣ）へ入力し、キューアドレスがセッ
トされたことによってＤＭＡ動作を実行する。
する。カウンタＣによって削除するＴＣＢのセット数を
カウントし、そのカウンタ値を直接メモリアクセスコン
トローラ（ＤＭＡＣ）へ入力し、キューアドレスがセッ
トされたことによってＤＭＡ動作を実行する。
【００５４】なお、削除指示するＴＣＢは連続している
ものとする。したがって、指示するアドレスは削除する
ＴＣＢの先頭アドレスと終了アドレスであり、カウンタ
値は常に２のときＤＭＡ動作を実行する。
ものとする。したがって、指示するアドレスは削除する
ＴＣＢの先頭アドレスと終了アドレスであり、カウンタ
値は常に２のときＤＭＡ動作を実行する。
【００５５】次に、そのハードウェアシーケンスについ
て説明する。 （１）デリーションアドレス１（削除する最初のＴＣＢ
のアドレス）とデリーションアドレス２（削除する最後
のＴＣＢのアドレス）をレジスタＲ１，Ｒ５にストアす
る。 （２）デリーションアドレス２の内容をレジスタＲ２に
ストアする。
て説明する。 （１）デリーションアドレス１（削除する最初のＴＣＢ
のアドレス）とデリーションアドレス２（削除する最後
のＴＣＢのアドレス）をレジスタＲ１，Ｒ５にストアす
る。 （２）デリーションアドレス２の内容をレジスタＲ２に
ストアする。
【００５６】（３）「デリーションアドレス１」＋２の
内容をレジスタＲ６にストアする。 （４）レジスタＲ６の内容をアドレスバスＡＢに出力
し、レジスタＲ２の内容をデータバスＤＢに出力する。 （５）「レジスタＲ２」＋２をアドレスバスＡＢに出力
し、レジスタＲ６の内容をデータバスＤＢに出力する。
内容をレジスタＲ６にストアする。 （４）レジスタＲ６の内容をアドレスバスＡＢに出力
し、レジスタＲ２の内容をデータバスＤＢに出力する。 （５）「レジスタＲ２」＋２をアドレスバスＡＢに出力
し、レジスタＲ６の内容をデータバスＤＢに出力する。
【００５７】表４は、上述したハードウェアシーケンス
の各動作命令と各動作にかかる時間の対応表であり、表
中の丸付き数字は図２によって説明した処理段階であ
る。このようにして、複数のタスクを削除してチェーニ
ングするときのメモリの書き換え時間を短縮することが
できる。
の各動作命令と各動作にかかる時間の対応表であり、表
中の丸付き数字は図２によって説明した処理段階であ
る。このようにして、複数のタスクを削除してチェーニ
ングするときのメモリの書き換え時間を短縮することが
できる。
【００５８】なお、上述したハードウェア構成、つま
り、インサーションモード時に、タスクのチェーン処理
のスタートアドレスと追加するタスクのエントリアドレ
スの設定をトリガとしてダイレクト・メモリ・アクセス
によってメモリに記憶されているタスクの待ち行列をチ
ェーン状に形成するデータの書き換えを行なうためのハ
ードウェア構成、又はデリーションモード時に、削除す
べきタスクを指定するデリーションアドレスの設定をト
リガとしてダイレクト・メモリ・アクセスによってメモ
リに記憶されているタスクの待ち行列をチェーン状に形
成するデータの書き換えを行なうためのハードウェア構
成、さらにまた、そのエントリアドレス及びデリーショ
ンアドレスをそれぞれ複数指定するためのハードウェア
構成を、それぞれエーシック（ＡＳＩＣ）に内蔵するこ
とによって実現すれば、信頼性を向上させてコストの低
減をはかることができる。
り、インサーションモード時に、タスクのチェーン処理
のスタートアドレスと追加するタスクのエントリアドレ
スの設定をトリガとしてダイレクト・メモリ・アクセス
によってメモリに記憶されているタスクの待ち行列をチ
ェーン状に形成するデータの書き換えを行なうためのハ
ードウェア構成、又はデリーションモード時に、削除す
べきタスクを指定するデリーションアドレスの設定をト
リガとしてダイレクト・メモリ・アクセスによってメモ
リに記憶されているタスクの待ち行列をチェーン状に形
成するデータの書き換えを行なうためのハードウェア構
成、さらにまた、そのエントリアドレス及びデリーショ
ンアドレスをそれぞれ複数指定するためのハードウェア
構成を、それぞれエーシック（ＡＳＩＣ）に内蔵するこ
とによって実現すれば、信頼性を向上させてコストの低
減をはかることができる。
【００５９】図５はＡＳＩＣによって構成した場合の一
例を示すブロック図である。このＡＳＩＣは、ＣＰＵ１
０，タイミングジェネレータ１１，インプットアウトプ
ット（Ｉ／Ｏ）デコーダ１２，インタラプトコントロー
ラ１３，タスクコントローラ１４，ＤＭＡコントローラ
１５，データバスＤＢ，アドレスバスＡＢ，及びＣＰＵ
アドレスバスＣＡＢを備えており、上述した構成をタス
クコントローラ１４内に内蔵する。なお、タスクコント
ローラ１４及びＤＭＡコントローラ１５を一体に構成し
てもよい。
例を示すブロック図である。このＡＳＩＣは、ＣＰＵ１
０，タイミングジェネレータ１１，インプットアウトプ
ット（Ｉ／Ｏ）デコーダ１２，インタラプトコントロー
ラ１３，タスクコントローラ１４，ＤＭＡコントローラ
１５，データバスＤＢ，アドレスバスＡＢ，及びＣＰＵ
アドレスバスＣＡＢを備えており、上述した構成をタス
クコントローラ１４内に内蔵する。なお、タスクコント
ローラ１４及びＤＭＡコントローラ１５を一体に構成し
てもよい。
【００６０】
【表１】
【００６１】
【表２】
【００６２】
【表３】
【００６３】
【表４】
【００６４】
【発明の効果】以上説明してきたように、この発明によ
るオペレーティングシステムにおけるタスク管理方法に
よれば、タスクのインサーション又はデリーションを通
常よりも短時間で行なえるので、オペレーティングシス
テムによるタスクコントロールの負荷を低減してシステ
ムの処理スピードを向上させることができる。
るオペレーティングシステムにおけるタスク管理方法に
よれば、タスクのインサーション又はデリーションを通
常よりも短時間で行なえるので、オペレーティングシス
テムによるタスクコントロールの負荷を低減してシステ
ムの処理スピードを向上させることができる。
【図面の簡単な説明】
【図１】この発明の実施例のハードウェアの構成を示す
ブロック図である。
ブロック図である。
【図２】図１に示したハードウェアのタスクコントロー
ルにおけるインサーションモードの動作を示す説明図で
ある。
ルにおけるインサーションモードの動作を示す説明図で
ある。
【図３】図１に示したハードウェアのタスクコントロー
ルにおけるデリーションモードの動作を示す説明図であ
る。
ルにおけるデリーションモードの動作を示す説明図であ
る。
【図４】この発明のタスク管理方法によって複数のタス
クを挿入又は削除する際のハードウェアを示すブロック
図である。
クを挿入又は削除する際のハードウェアを示すブロック
図である。
【図５】この実施例におけるハードウェアをＡＳＩＣに
よって構成した場合の一例を示すブロック図である。
よって構成した場合の一例を示すブロック図である。
【図６】オペレーティングシステムのタスクコントロー
ルにおけるインサーションモードのタスク挿入前の処理
概念を示す説明図である。
ルにおけるインサーションモードのタスク挿入前の処理
概念を示す説明図である。
【図７】同じくオペレーティングシステムのタスクコン
トロールにおけるインサーションモードのタスク挿入後
の処理概念を示す説明図である。
トロールにおけるインサーションモードのタスク挿入後
の処理概念を示す説明図である。
【図８】オペレーティングシステムのタスクコントロー
ルにおけるデリーションモードのタスク削除前の処理概
念を示す説明図である。
ルにおけるデリーションモードのタスク削除前の処理概
念を示す説明図である。
【図９】同じくオペレーティングシステムのタスクコン
トロールにおけるデリーションモードのタスク削除後の
処理概念を示す説明図である。
トロールにおけるデリーションモードのタスク削除後の
処理概念を示す説明図である。
１，２，５，４，５ タスクコントロールブロック（Ｔ
ＣＢ） １１，２１，３１，４１，５１ 上段のエリア １２，２２，３２，４２，５２ 下段のエリア １０ ＣＰＵ １１ タイミング
ジェネレータ １２ インプットアウトプット（Ｉ／Ｏ）デコーダ １３ インタラプトコントローラ １４ タスクコン
トローラ １５ ＤＭＡコントローラ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６〜ＲＮ レジスタ Ｍ１，Ｍ２，Ｍ３，Ｍ４ マルチプレクサ Ａ 加算器（ＡＤＤＥＲ） ＤＢ データバス ＡＢ アドレスバス Ｃ カウンタ ＣＡＢ ＣＰＵアドレスバス
ＣＢ） １１，２１，３１，４１，５１ 上段のエリア １２，２２，３２，４２，５２ 下段のエリア １０ ＣＰＵ １１ タイミング
ジェネレータ １２ インプットアウトプット（Ｉ／Ｏ）デコーダ １３ インタラプトコントローラ １４ タスクコン
トローラ １５ ＤＭＡコントローラ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６〜ＲＮ レジスタ Ｍ１，Ｍ２，Ｍ３，Ｍ４ マルチプレクサ Ａ 加算器（ＡＤＤＥＲ） ＤＢ データバス ＡＢ アドレスバス Ｃ カウンタ ＣＡＢ ＣＰＵアドレスバス
Claims (6)
- 【請求項１】 オペレーティングシステムにおける複数
のタスクの待ち行列をチェーン状に形成するタスク管理
方法において、 インサーションモード時に、タスクのチェーン処理のス
タートアドレスと追加するタスクのエントリアドレスの
設定をトリガとしてダイレクト・メモリ・アクセスによ
ってメモリに記憶されているタスクの待ち行列をチェー
ン状に形成するデータの書き換えを行なうことを特徴と
するタスク管理方法。 - 【請求項２】 オペレーティングシステムにおける複数
のタスクの待ち行列をチェーン状に形成するタスク管理
方法において、 デリーションモード時に、削除すべきタスクを指定する
デリーションアドレスの設定をトリガとしてダイレクト
・メモリ・アクセスによってメモリに記憶されているタ
スクの待ち行列をチェーン状に形成するデータの書き換
えを行なうことを特徴とするタスク管理方法。 - 【請求項３】 オペレーティングシステムにおける複数
のタスクの待ち行列をチェーン状に形成するタスク管理
方法において、 インサーションモード時に、タスクのチェーン処理のス
タートアドレスと追加するタスクのエントリアドレスの
設定をトリガとしてダイレクト・メモリ・アクセスによ
ってメモリに記憶されているタスクの待ち行列をチェー
ン状に形成するデータの書き換えを行ない、 デリーションモード時に、削除すべきタスクを指定する
デリーションアドレスの設定をトリガとしてダイレクト
・メモリ・アクセスによってメモリに記憶されているタ
スクの待ち行列をチェーン状に形成するデータの書き換
えを行なうことを特徴とするタスク管理方法。 - 【請求項４】 請求項１記載のオペレーティングシステ
ムにおけるタスク管理方法において、 前記エントリアドレスを複数指定することを特徴とする
タスク管理方法。 - 【請求項５】 請求項２記載のオペレーティングシステ
ムにおけるタスク管理方法において、 前記デリーションアドレスを複数指定することを特徴と
するタスク管理方法。 - 【請求項６】 請求項３記載のオペレーティングシステ
ムにおけるタスク管理方法において、 前記エントリアドレス及びデリーションアドレスをそれ
ぞれ複数指定することを特徴とするタスク管理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13881392A JP3542358B2 (ja) | 1992-05-29 | 1992-05-29 | オペレーティングシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13881392A JP3542358B2 (ja) | 1992-05-29 | 1992-05-29 | オペレーティングシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05334103A true JPH05334103A (ja) | 1993-12-17 |
| JP3542358B2 JP3542358B2 (ja) | 2004-07-14 |
Family
ID=15230847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13881392A Expired - Fee Related JP3542358B2 (ja) | 1992-05-29 | 1992-05-29 | オペレーティングシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3542358B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100458704C (zh) * | 2006-10-18 | 2009-02-04 | 北京中星微电子有限公司 | 一种支持多服务的方法及系统 |
-
1992
- 1992-05-29 JP JP13881392A patent/JP3542358B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100458704C (zh) * | 2006-10-18 | 2009-02-04 | 北京中星微电子有限公司 | 一种支持多服务的方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3542358B2 (ja) | 2004-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
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