JPH01169607A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、鉄鋼プラントの圧延装置、冷却装置の温度制
御、水道システムのポンプおよびバルブ制御、化学プラ
ントの反応炉および温度制御等のシーケンス制御に利用
して好適なプログラマブルコントローラに係わり、特に
シーケンスプログラムの実行速度を短縮化するプログラ
マブルコントローラに関する。

（従来の技術） 従来のこの種のコントローラは、バス上に演算用ＣＰＵ
のほか、入出力用インターフェースおよびイメージメモ
リ等が接続され、演算用ＣＰＵのシーケンスプログラム
に基づいて前記入出力用インターフェースを介して入力
データを取込んでイメージメモリに一時格納した後、そ
の入力データを用いてシーケンスを実行する。この演算
用ＣＰＵは、その実行結果のデータをイメージメモリに
書込むと共にその実行終了後に入出力用インターフェー
スを通して所要の操作端を制御する構成となっている。

従って、上記プログラマブルコントローラの動作は、第
３図に示すように入力データをイメージメモリに書込ん
だ後（ステップＳ１）、この入力データに基づいてシー
ケンスを実行しくステップＳ２）、そのシーケンスの実
行終了後に実行結果のデータをイメージメモリから読出
して前記入出力インターフェースを通して出力しくステ
ップＳ３）、しかる後、再び同様な処理を繰り返すもの
である。

ところで、近年、この種のプログラマブルコントローラ
の命令実行速度は飛躍的に高速化し、その−命令の実行
時間が１μｓｅＣ以下のものが多くなりつつある。一方
、入出力用インターフェースを用いて行う入出力データ
の入出力処理速度は。

入出力用バスが長いこと、入出力割付テーブルを用いて
入力と出力を区別しながらデータの入出力処理を行って
いることおよびこの入出力処理に際しマスクすべき入出
力用インターフェースを判断しながら行っていること等
から従来とそれほど変っておらず、通常数μｓｅｃ〜数
１０μｓｅｃ程度の時間を要している。

（発明が解決しようとする問題点） 従って、以上述べたように従来のコントローラは、演算
用ＣＰＵによる命令実行速度が速いにも係わらず入出力
処理に相当な時間を必要とし、特に大形のコントローラ
の如きは入出力点数が２０００〜８０００点にも及ぶ場
合が多く、ＣＰＵの命令実行速度が速くても多数の入出
力点のスキャン実行時間に多くの時間がかかるために依
然としてシーケンス制御の高速化を実現できない問題が
ある。

本発明は上記問題点を解決するためになされたもので、
シーケンスプログラムによるデータ処理とデータの入出
力処理とを並行に行い、全体のスキャン実行速度を大幅
に改善し得るプログラマブルコントローラを提供するこ
とを目的とする。

［発明の構成コ （問題点を解決するための手段） 本発明によるプログラマブルコントローラは、複数のイ
メージメモリが設けられ、一方のイメージメモリに記憶
された入力データを用いたシーケンスの実行中に新たな
入力データを他方のイメージメモリに書込み、前記一方
のイメージメモリを用いたシーケンスの実行終了後、直
ちに他方のイメージメモリの入力データに基づいてシー
ケンスを実行するものである。

（作用） 従って、本発明は以上のような手段とすることにより、
一方のイメージメモリの記憶データを用いて行うシーケ
ンスの実行中に新たな入力データを取込んで他方のイメ
ージメモリに格納し、一方のイメージメモリによるシー
ケンスの実行終了後のデータ出力処理時に他方のイメー
ジメモリの記憶データを用いてシーケンスを実行するこ
とにより、実質的にシーケンスの実行中にデータの入出
力処理を可能とし、プログラム制御の高速化を図るもの
である。

（実施例） 以下、本発明コントローラの実施例について図面を参照
して説明する。第１図はプログラマブルコントローラの
一実施例を示すシステム構成図である。

第１図において１１はシーケンスプログラム演算用ＣＰ
Ｕであって、このＣＰＵからアドレス・データ等のバス
１２が導出されている。このバス１２にはシーケンスプ
ログラムを格納するプログラムメモリ１３およびワーキ
ングメモリ１４のほか、バッファ１５を介して入出力用
インターフェース１６および入出力用ＣＰＵ１７が設け
られている。前記ワーキングメモリ１４は入出力用イン
ターフェース１６の入出力指定用テーブル等が設けられ
、また入出力用ＣＰＵ１７は例えば入力データを取込み
、かつ、実行結果のデータを出力する機能を持っている
。なお、入出力用インターフェース１６には図示されて
いないが例えばセンサ。

スイッチ、アクチュエータおよびモータ等の必要な数の
検出端および操作端が接続されている。

また、このコントローラには例えば同一構成の２つのイ
メージメモリ１８Ａ、１８Ｂが設けられている。このイ
メージメモリ１８Ａ、１８Ｂはアドレス・データバス用
バッファ１９および書込みバッファリング回路付バッフ
ァ２ＯＡ、２０Ｂ等を介して前記バス１２や入出力用Ｃ
ＰＵ１７に接続されている。

次に、以上のように構成されたプログマブルコントロー
ラの動作について第２図を参照して説明する。先ず、シ
ーケンスプログラムの実行に先立ち、入出力用ＣＰＵ１
７は入出力用インターフェース１６を通して入力データ
を取込んで例えばイメージメモリ１８Ａに書込む（ステ
ップ５１１）。

入力データの書込みが完了すると、演算用ＣＰＵ１１は
イメージメモリ１８△の書込みデータを用いてプログラ
ムメモリ１３のシーケンスプログラムを実行開始する（
ステップ＄１２）。このシーケンスの実行結果はイメー
ジメモリ１８Ａに格納される。そして、このイメージメ
モリ１１のデータを用いたシーケンスの実行中、入出力
用ＣＰＵ１７は入出力用インターフェース１６を通して
入力データを取込んで他方のイメージメモリ１８Ｂに格
納する（ステップ８１２’）。なお、各イメージメモリ
１８Ａ、１８Ｂはバッファ１９．・・・。

２ＯＡ、２０Ｂで分離されているので、演算用ＣＰＵ１
１と入出力用ＣＰＵ１７はそれぞれ独立して動作するこ
とが可能である。

演算用ＣＰＵ１１はステップ８１２によるシーケンスの
実行終了後、イメージメモリ１８Ｂを用いてシーケンス
を実行するくステップ５１３）。

このステップＳ１３によるシーケンスの実行中。

入出力用ＣＰＵ１７は先に処理したイメージメモリ１８
Ａの記憶データを読出して入出力用インターフェース１
６を通して出力する（ステップ８１３’）。以後、演算
用ＣＰＵ１１は同様な処理を繰り返えしながらイメージ
メモリ１８Ａ。

１８Ｂを交互に使用しながらシーケンスを実行し、一方
、入出力用ＣＰＵ１７は非実行中のイメージメモリ１８
Ｂ、１８Ａに入力データを書込み、かつ、演算用ＣＰＵ
１１による実行結果のデータを出力する。

ところで、演算用ＣＰＵ１１の実行中に演算結果のデー
タをイメージメモリに書込むに際し、その実行結果のデ
ータを両方のイメージメモリ１８Ａ、１８Ｂに書込む必
要がある。その理由は、実行結果のデータを次のシーケ
ンスの実行時に入出力用インターフェース１６に出力す
ると共に再び次のシーケンス実行時に入力データとして
使用することが必要な場合があるからである。このよう
な場合には書込みバッファリング回路付パスバッファ２
ＯＡ、２０Ｂが設けられているので、書込みデータの衝
突を回避して有効に次のスキャン用イメージメモリに書
込みできる。

すなわち、−膜内には演算用ＣＰＵ１１による書込みと
入出力用ＣＰＵ１７による書込みが同時に行った場合に
は同一のイメージメモリ１８Ａ。

１８Ｂ上で書込み衝突が生ずるが、イメージメモリ１８
Ａ、１８Ｂの片方のバッファには書込みバッファリング
回路付パスバッファ２ＯＡ、２０Ｂが用いられているの
で、これらの書込みバッファリング回路付パスバッファ
２ＯＡ、２０Ｂは両ＣＰＵ１１．１７による書込みが重
なったときには演算用ＣＰＵ１１からの書込みアドレス
およびデータを一時蓄えておきイメージメモリへの書込
み終了後に書込み動作を行うので、特に問題が生じない
。なお、演算用ＣＰＵ１１は入出力用インターフェース
１６に対して直接データを入出力できる機能を持ってい
ることは言うまでもない。

従って、以上のような実施例の構成によれば、複数のイ
メージメモリ１８Ａ、１８Ｂを備え、演算用ＣＰＵ１１
により一方のイメージメモリ例えば１８Ａを用いてシー
ケンスの実行中に、入出力用ＣＰＵ１７が実行結果のデ
ータを出力し、かつ、新たな入力データを取り込んで他
方のイメージメモリ例えば１８Ｂに格納するようにした
ので、演算用ＣＰＵ１１はイメージメモリ１８Ａ、１８
Ｂを交互に使用しながらデータ処理を行うだけでよく、
かつ、実行結果のデーを直ちに操作端に反映できるため
に例えばプラント等の制御を円滑に運用できる。因みに
、第２図と第３図から明らかなように、本発明による演
算用ＣＰＵ１１によるシーケンス実行時間は従来のもの
に比べて実質的に半分となり、プラント等に適用して高
速制御を期待することができる。

なお、上記実施例では２個のイメージメモリ１８Ａ、１
８Ｂ、それぞれ１個の演算用ｃｐｕ１１、入出力用ＣＰ
Ｕ１７を用いたが、入出力点数に応じてイメージメモリ
を３個以上設け、かつ、各ＣＰｔＪ１１．１７も同様に
複数個設ける構成であってもよい。この場合には演算用
ＣＰＵ１１をパイプライン的に動作させることにより、
シーケンス実行時間を更に短縮させることができる。そ
の他、本発明はその要旨を逸脱しない範囲で種々変形し
て実施できる。

［発明の効果］ 以上詳記したように本発明によれば、複数のイメージメ
モリを設け、これらイメージメモリに対して入出力用Ｃ
ＰＵで交互に入力データ等を書込み、一方、演算用ＣＰ
Ｕはそれらのイメージメモリに書込んだデータを用いて
交互にシーケンスを実行することにより、シーケンスの
実行とデータの入出力処理を並行に行うことが可能とな
り、従来に比較してシーケンスの実行速度を大幅に向上
させ得るプログラマブルコントローラを提供できる。

【図面の簡単な説明】

第１図および第２図は本発明に係わるプログラマブルコ
ントローラの一実施例を説明するために示したもので、
第１図は本発明プログラマブルコントローラのシステム
構成図、第２図は一連の動作を説明するタイムチャート
、第３図は従来のプログラマブルコントローラの動作を
説明するタイムチャートである。 １１・・・演算用ＣＰＵ、１６・・・入出力用インター
フェース、　１７・・・入出力用ＣＰＵ、１８Δ。 １８Ｂ・・・イメージメモリ、　１つ・・・バッファ、
２ＯＡ、２０Ｂ・・・書込みバッファリング回路付パス
バッファ。 出願人代理人　　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 　入力データを一時イメージメモリに記憶し、この記憶
   された入力データに基づいてシーケンスプログラムを実
   行するプログラマブルコントローラにおいて、 複数のイメージメモリが設けられ、一方のイメージメモ
   リに記憶された入力データに基づいてシーケンスプログ
   ラムを実行している間に新たな入力データを他のイメー
   ジメモリに書込み、前記一方のイメージメモリを用いた
   シーケンスプログラムの実行終了後、直ちに他のイメー
   ジメモリの入力データを用いてシーケンスプログラムを
   実行することを特徴とするプログラマブルコントローラ
   。