JPH0531183B2 - - Google Patents

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JPH0531183B2
JPH0531183B2 JP58003040A JP304083A JPH0531183B2 JP H0531183 B2 JPH0531183 B2 JP H0531183B2 JP 58003040 A JP58003040 A JP 58003040A JP 304083 A JP304083 A JP 304083A JP H0531183 B2 JPH0531183 B2 JP H0531183B2
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JP
Japan
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cpu
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JPS59127133A (ja
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Masazumi Ito
Kenji Shibazaki
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Minolta Co Ltd
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Minolta Co Ltd
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    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
    • G03G15/00—Apparatus for electrographic processes using a charge pattern
    • G03G15/50—Machine control of apparatus for electrographic processes using a charge pattern, e.g. regulating differents parts of the machine, multimode copiers, microprocessor control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port

Description

【発明の詳細な説明】
技術分野 この発明はホストCPUと複数のオプシヨン
CPUとの間でのデータ伝送方式に関するもので
ある。 従来技術 たとえば複写機の動作制御を行なうために、マ
イクロコンピユータを用いた、ホスト処理装置
（以下ホストCPUという。）を設けるとともに、
給紙装置や複写倍率設定装置、ペーパーサイズ選
択装置その他の種々の装置毎にマイクロコンピユ
ータを用いたオプシヨンCPUを設ける場合、ホ
ストCPUとオプシヨンCPUとのデータの交信を
行なうために、従来は各オプシヨンCPU別に専
用の回線を設ける方法や、各オプシヨンCPUに
アドレスを割り当てて、アドレス指定によつて所
望のオプシヨンCPUとの交信を行なう方法が知
られている。しかるにこれらの従来のデータ伝送
方式においては、オプシヨンCPUを増設するた
めに、前者は回線を別設しなければならないし、
また後者においては新たなアドレスに対する処理
のためのプログラムの変更などの手間を要するた
めに、ホストCPUを利用したオプシヨンCPUの
増設が困難であるという欠点があつた。さらに上
述の従来の方式においては、各オプシヨンCPU
に高価なインターフエイスが必要であるという欠
点もあつた。 目 的 この発明は上述の欠点を排除して、オプシヨン
CPUにアドレスを付すことを不要とし、ホスト
CPUからアドレスを指定することも不要として
オプシヨンCPUの増設を容易に、かつ安価にな
し得るデータ伝送方式を提供することを目的とす
るものである。 実施例 第１図は本発明を適用した複写機の一例を示す
図であつて、１は複写機本体、２は給紙装置、３
は原稿搬送装置、４はソータである。 次に１０はホストCPU、１１は複写機本体１
の複写制御用のマスタCPU、１２は給紙制御用
の第１オプシヨンCPU、１３は原稿搬送制御用
の第２オプシヨンCPU、１４はソータ制御用の
第３オプシヨンCPUである。なおマスタCPUも
オプシヨンCPUの１つである。 マスタCPU１１と各オプシヨンCPU１２，１
３，１４は第２図或いは第３図に示すように、共
通のデータバス２０を介してホストCPU１０に
データ交信可能に連結される。 マスタCPU１１と各オプシヨンCPU１２〜１
４は送受信可能な装置であり、第２図に詳細に示
すように、ホストCPU１０のクロツクパルス発
生端子はホストCPU１０、マスタCPU１１、オ
プシヨンCPU１２〜１４のクロツクパルス入力
端子に接続され、ホストCPU１０のシリアルア
ウト端子はマスタCPU１１、オプシヨンCPU１
２〜１４のシリアルイン端子に接続され、ホスト
CPU１０のOUT端子はマスタCPU１１、オプシ
ヨンCPU１２〜１４の割込入力端子iNTに接続
される。 一方、マスタCPU１１と各オプシヨンCPU１
２〜１４のシリアルアウト端子はゲート１５−
１，１５−２…を介してホストCPU１０のシリ
アルイン端子に接続される。各ゲート１５−１，
１５−２…は対応するCPU１１，１２，…の制
御出力端子OPから信号“１”が生じたときに開
いて、マスタCPU１１、オプシヨンCPU１２〜
１４のデータをホストCPU１０へ送る。 なお、第３図において、１６Ａ，１６Ｂは追加
可能な送受信可能型のオプシヨンCPU、１７，
１８は表示装置などの受信専用のオプシヨン
CPUである。 ホストCPU１０は第４図に示すように、１サ
イクル期間中に適宜に割り当てられた期間T1〜
T7にそれぞれパルスP1，P2…P7を出力し、これ
を周期Ｔでくり返す。さらにホストCPU１０の
シリアルアウト端子からタイミングT1〜T7に第
５図に示すように、１ビツトのパリテイ信号Ｐ
と、０〜６を示す３ビツトのデータ内容コード
と、実際の情報を示す12ビツトの信号D11〜D0と
で構成される＃０〜＃６のデータブロツクＤをデ
ータバス２０に送出する。これらの＃０〜＃６の
データブロツクＤは相手先のオプシヨンCPUを
特定せずに、各オプシヨンCPUに対して共通の
データバス２０に連続的に送出される。 マスタCPU１１と各オプシヨンCPU１２〜１
４はそれぞれ上記データ内容コードと同じ０〜６
のオプシヨンコードが割り当てられており、伝送
されて来る各データブロツクからその次のデータ
ブロツクが自己のオプシヨンコードに対応するデ
ータ内容コードであることを識別すると、次のデ
ータブロツクを自己のものであると判定して、そ
のデータD11〜D0を読み取るとともに、端子OP
をローレベルとして、ゲート１５−（＝１，
２，３…）を開いて、所定のデータをデータバス
２０を介してCPU１０に送出する。 即ち、たとえばマスタCPU１１については、
オプシヨンコード０と１が付されているデータブ
ロツクが必要であるとすると、このマスタCPU
１１はホストCPU１０から送信されるすべての
データブロツク＃０〜＃６を取り込む一方、デー
タ内容コードを常に監視していて、ホストCPU
１０がタイミングT1とT2に＃０と＃１のデータ
ブロツクを発信すると、たとえばデータ内容コー
ド０のデータをCPU１１が読むと同時に、並び
にデータ内容コード１のデータを読むと同時に
に、ゲート１５−１を開いて、マスタCPU１１
に特有の種々のデータをタイミングT1とT2にホ
ストCPU１０に送る。なお、マスタCPU１１が
２つのデータブロツクを割り当てられているのは
伝送すべきデータが多いためである。 同様にして、第１オプシヨンCPU１２は、タ
イミングT2にホストCPU１０が＃１データブロ
ツクを発信したとき、そのデータ内容のコードが
１であれば次のタイミングT3でコード２がホス
トCPU１０から送信されると判断して次のタイ
ミングT3が自己が発信するデータ送信の期間で
あることを識別し、次いで、第１オプシヨン
CPU１２は、タイミングT3においてホストCPU
１０が＃２データブロツクを発信すると、オプシ
ヨンCPU１２がデータ内容コード２のデータを
読み込むと同時に、ゲート１５−２を開き、第１
オプシヨンCPU１２に特有のデータをホスト
CPU１０に送る。 なおこの発明において、送信と受信の両方が可
能なCPUについては、各データ内容コード毎に
１個のCPUを対応させることによつて、複数の
オプシヨンCPUからデータを同時に発信するこ
とがないようにすることができる。受信のみの
CPUについては他のCPUが使つているデータ内
容コードに対応したデータであつても任意に使用
することは可能である。 上述の動作において、各CPUのデータの送信
と受信とは第６図のように各CPU内に設けた16
ビツトのシリアルシフトレジスタSRにて行なう。 即ちホストCPU１０のOUT端子が“Ｈ”のと
き、マスタCPU１１或いはオプシヨンCPU１２
〜１４の上記シリアルレジスタSRのシリアルア
ウト端子から上記ホストCPU１０のクロツク信
号によつて順次シフトして出力し、またシリアル
イン端子から同様にクロツク信号毎にホスト
CPU１０からのデータを書き込む。そしてホス
トCPU１０のOUT端子が“Ｌ”のとき、各オプ
シヨンCPUは、そのシリアルレジスタSRに書き
込まれたデータを取り込んで演算し、必要に応じ
て新たな16ビツトのデータを該シリアルレジスタ
SRに書き込み、ホストCPUのOUT端子が“Ｈ”
になるのを待つ。なおクロツク信号はホスト
CPU１０に内蔵のものを示したがクロツク発生
手段は外付であつてもよい。 マスタCPU１１あるいはオプシヨンCPU１２
〜１４のゲートの制御方法は、ホストCPUから
送られるデータブロツクから自己のオプシヨンコ
ードに相当する１つ前のデータを読みとつたと
き、次回の通信で送ろうとするデータをシリアル
レジスタにセツトし、次にホストCPU１０の
OUT端子が“Ｈ”となりオプシヨンCPU側で
iNT端子がＨになつたときゲート１５を開いて、
データを送出する。 またオプシヨンCPU間で直接データ伝送はで
きないが、この場合にはオプシヨンCPU→ホス
トCPU→オプシヨンCPUの経路でデータを伝送
できる。
【表】 パリ 〓

Claims (1)

  1. 【特許請求の範囲】 １ ホストCPUと、送受信可能な複数のオプシ
    ヨンCPUとの間でデータ伝送を行うとともに、
    受信専用のオプシヨンCPUの増設が可能なデー
    タ処理システムにおけるデータ伝送方法であつ
    て、 上記ホストCPUの通信用バスラインに、アド
    レスを付さない複数のオプシヨンCPUの通信用
    バスラインを共通接続し、 上記ホストCPUは上記バスラインに、上記複
    数のオプシヨンCPUに対して伝送すべきすべて
    のデータを、データの内容毎に所定数ビツトを単
    位とする複数のデータブロツクに分割し、かつ、
    上記各データブロツクにデータの内容を示すコー
    ドを付して、順次所定周期で繰り返して送出し、 上記複数のオプシヨンCPUは、それぞれ上記
    ホストCPUから上記バスラインに送られる各デ
    ータブロツクを受信し、上記受信した各データブ
    ロツクに付された上記コードに基づいて、自己に
    必要なデータを識別して当該識別したデータに関
    する所定の処理を実行するとともに、 上記複数のオプシヨンCPUに含まれる送受信
    可能なオプシヨンCPUは、上記受信した各デー
    タブロツクに付された上記コードに基づいて、他
    の送受信可能なオプシヨンCPUと重複しないよ
    うに自己に予め割り当てられたデータ送信の期間
    を識別して、上記識別された期間内に自己の送出
    データを上記バスラインに送出し、 受信専用のオプシヨンCPUが増設された際に
    は、上記増設された受信専用のオプシヨンCPU
    は、上記ホストCPUから上記バスラインに送ら
    れる各データブロツクを受信し、上記受信した各
    データブロツクに付された上記コードに基づい
    て、上記受信専用のオプシヨンCPUが増設され
    る前に既に設けられたオプシヨンCPUによつて
    所定の処理が実行されるデータと重複するように
    予め割り当てられた自己に必要なデータを識別し
    て、当該識別したデータに関する所定の処理を実
    行することを特徴とするデータ伝送方法。
JP58003040A 1983-01-11 1983-01-11 デ−タ伝送方式 Granted JPS59127133A (ja)

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JP58003040A JPS59127133A (ja) 1983-01-11 1983-01-11 デ−タ伝送方式
FR8400216A FR2539260B1 (fr) 1983-01-11 1984-01-09 Systeme de transmission de donnees
DE19843400464 DE3400464A1 (de) 1983-01-11 1984-01-09 Datenuebertragungssystem
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JPH0531183B2 true JPH0531183B2 (ja) 1993-05-11

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FR (1) FR2539260B1 (ja)

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