JPH0472262B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ処理装置間の情報信号転送を
目的とする中央クロツク制御バスに複数のデータ
処理装置の１つを接続する準備方法であつて、接
続を必要とするデータ処理装置がバスを介して少
なくとも１つの割当装置（仲裁装置）にリクエス
ト信号を送り、この割当装置が、該装置において
発生する割当信号によつてこのデータ処理装置を
バスに接続する方法に関する。

［従来の技術］ このような方法が行なわれるのは、共通のバス
を介して複数のデータ処理装置を接続したい場合
である。データ処理装置がプロセツサである場
合、このシステムはマルチプロセツサ・システム
とも呼称される。そこで、以下の説明を簡略にす
るため実際には他種のデータ処理装置を接続する
こともできるが、このバスに接続可能なデータ処
理装置をプロセツサと呼称する。

時分割方式の場合、このようなバスで構成され
たシステム内では、他のプロセツサと接続したが
つている単一のプロセツサまたはその他のデータ
処理装置を、時間的に順次バスに接続する。この
場合、この接続の順序を決定するのは、記憶して
いるアルゴリズムに従つて作用する単一の中央制
御式または複数の分散制御式の割当装置（仲裁装
置）である。別のプロセツサに、またはバスの共
用メモリに接続するために、あるプロセツサをバ
スに接続したい場合、このプロセツサがバスを介
してリクエスト信号を発信すると、これに呼応し
て中央の割当装置または分散された割当装置の１
つが、記憶しているアルゴリズムに従つてバスを
リクエスト信号を発したプロセツサに割当て、そ
の結果、このプロセツサはバスに接続可能とな
る。複数のプロセツサがリクエスト信号を発信す
ると、割当アルゴリズムがリクエスト信号を発し
たプロセツサの１つを選択してこれにバスを割当
て、該プロセツサがバスに接続可能になる。

接続している間、各プロセツサは、メモリや入
出力装置のみならず、他のプロセツサ即ちデータ
処理装置とバスを介して任意に交信でき、情報信
号を交換できる。バスの信号線路ができるだけ少
なくてすむようにするため、このような接続状態
の間、アドレス信号及びデータ信号を同一の信号
線路を介して時間をずらして送信する。この場
合、送信される情報信号がアドレス信号であるか
データ信号であるかは、バスの別の信号線路によ
つてアドレス信号またはデータ信号と並行して送
信されるマーキング信号によつてマークされる。
このマーキング信号は、転送される情報信号の種
類を表わすから、このマーキング信号を以下に情
報種類信号と呼称する。これに対して、アドレス
信号またはデータ信号を情報値信号と呼称する。

時分割方式ではバスによる信号転送を中央バ
ス・クロツク発生器のクロツク信号に従つて進行
させることができる。これにより、転送信号の正
しい時間シーケンスが容易に維持され、情報種類
信号及び情報信号の有効性を即時的に裏づけする
ことができる。また、バス・クロツクによつて複
数のプロセツサにバスが順次割当てられるから、
このバス・クロツクによつて割当動作が制御され
る。

［発明が解決しようとする課題］ 上記のようなシステムは、比較的多数のバス信
号線を必要とする。アドレス信号及びデータ信号
の転送に同一の信号線路を使用することはすでに
行なわれているが、個々のプロセツサ間に接続関
係を成立させる際のマーキング、割当、バス・ク
ロツク制御及びアドレスという上述したその他の
機能には、制御の目的は果たすが本来の情報信号
転送には利用できない別の信号線路が必要であ
る。信号線路の数を減らせば、システムの動作速
度もまた低下する。

本発明の目的は、動作速度をそのままに維持し
ながら必要信号線路数を減らすことができるよう
にバスの利用可能な信号線路のより経済的な活用
を可能にすることにある。

［課題を解決するための手段］ この目的は、頭書のような方法において、すで
にデータ処理装置とバスが接続中であつてそのデ
ータ処理装置内でのメモリの読出し及び／または
書込動作のためのバスを介しての情報信号の転送
が行なわれない時間にリクエスト信号が転送され
るようにし、上記時間中及び／または読出される
情報信号の転送中に割当信号が形成されるように
することで達成される。

すでに接続が処理装置とバスの間で成立してい
る状態で行なわれる本発明におけるリクエスト信
号転送及び割当信号発生の態様は、バスの信号線
路を多重利用できることを意味する。即ち、リク
エスト信号及び場合によつては割当信号を同一の
線路で転送できるから、信号線路を節約すること
ができる。

バスに接続している各データ処理装置において
不可避のタイム・ラグを伴つて信号処理が行なわ
れる場合には、情報値信号用の信号線路が情報値
信号を転送しない方がよい。この時間は、メモ
リ・セルのアドレス指定に従つてデータ処理装置
内のメモリ装置（以下ローカルメモリという）が
記憶情報を出力するのに必要とするアクセス・タ
イムである。即ち、この場合には、読取アクセス
に際してローカルメモリのためのアドレス転送と
アドレスされたローカルメモリ・セル・データの
転送との間に生ずるタイム・ラグである。この時
間中に、常態では情報値信号の転送に利用される
信号線路をリクエスト信号及び場合によつては割
当信号の転送に利用することができる。あるデー
タ処理装置の読取アクセス中に別のデータ処理装
置またはプロセツサがバスに接続することを求め
てバスを介して割当装置にリクエスト信号を送る
場合、この信号転送をアクセス・タイム内に行な
えばよい。このようにすれば、種類の異なる情報
値信号がそれぞれ別の時点に同一の信号線路で転
送されるから、このリクエスト動作のために信号
線路を別設する必要はない。

バスに接続されたプロセツサ間に情報信号の転
送が行なわれない時間としては、ローカルメモリ
への書込アクセスにおける書込時間も考えられ
る。この書込時間は、ローカルメモリがローカル
メモリ・セルのアドレス指定に従つてこれに情報
を書込むために必要とする時間である。

割当装置においてリクエスト信号が受信される
と直ちに割当信号が発生するから、この割当信号
発生は、読取動作または書込動作が進行している
かまたは、読取動作が終了し、読取られた情報信
号がバスを介して転送される時間と符合する。従
つて、必要な信号線路数を減らしてもそれによつ
て動作速度が低下することはない。なぜなら、割
当信号が他の動作、即ち、メモリ・アクセス及
び／またはこれに続く、読出された情報信号の転
送が進行している時間に形成されるからである。

本発明の一実施態様では、リクエスト信号及び
場合によつては割当信号が個々のリクエスト装置
に固定的に割振られているバスの信号線路を介し
て転送される。こうすることにより、アドレス・
デコーデイングのために特別なコストをかける必
要がなくなる。信号線路は、情報信号転送が行な
われない上記時間を考慮して固定的に割振ること
ができる。

リクエスト信号及び割当信号を転送するための
信号線路を個々のプロセツサに固定的に割振るに
は、特定のプロセツサを直接駆動する情報信号を
固定割振信号線路で転送するため好ましくは他の
時間にも利用できる回路を必要とする。このよう
な情報は、特殊なアドレス信号である。信号線路
が固定的に割振られているから、このアドレス信
号は、同時に複数のプロセツサに転送することも
できる。このようにして転送されるアドレスの種
類が変わつても、信号線路コストの増大は極めて
僅かですむ。なぜなら、固定割振線で転送される
アドレスの種類を表わす情報種類信号の信号線路
としてそれぞれの追加信号線路を利用できるから
である。この原理により、例えば直接的に、即
ち、デコーデイング・コストを補足しなくても、
単数または複数のプロセツサを選択的にクリアし
たり、いわゆる割込式に制御したり、あるいは特
定の操作手段を割当てたり、場合によつては解放
したりすることができる。

本発明の方法の好ましい実施態様では、読取動
作中に該当メモリのアクセス・タイムを指示する
状態信号を形成し、これをリクエスト信号転送の
前提条件として利用することができる。これによ
り、バスに接続すべきプロセツサはすでにローカ
ルメモリ・アクセスが進行していてもこの時間中
にバスに対してリクエスト信号を送ることがで
き、このアクセスの終了または新しいアクセスの
開始を待つ必要はない。従つて、バスに対するプ
ロセツサの接続を準備するのに必要な時間をさら
に短縮することができる。

バスと併用される共用メモリ装置の態様によつ
ては、そのアクセス・タイムを著しく短縮するこ
とができ、このことは、リクエスト信号の転送を
それだけ短い時間内に行なうことができることを
意味する。従つて、割当装置における割当信号発
生に必要な動作時間にゆとりを生ずる。なお、中
央クロツク信号の周期がバスによる転送時間に一
致し、転送されるリクエスト信号が同期ロード可
能なパルス・エツヂ制御受信レジスタに入力さ
れ、クロツク信号のパルス・エツヂがこの入力タ
イミングを決定し、この入力制御信号が受信レジ
スタのロード入力に送られるように本発明の方法
を構成することも可能である。

［作用］ 本発明の方法をこのように実施すれば、バスで
転送されるリクエスト信号を受信レジスタが受信
する時点を極めて正確に限定することができる。
クロツク信号の周期を上述のように設定すると共
にこのクロツク信号で受信レジスタをパルス・エ
ツジ制御することにより、例えばクロツク信号の
作用エツヂで送信動作を開始させ、次のクロツク
信号作用エツヂで早くも受信レジスタにおいて受
信動作が行なわれるようにすることができる。同
時に、受信されたリクエスト信号を受信レジスタ
に入力する制御信号が該レジスタのロード入力に
送られるから、この信号は情報信号と同様に扱う
ことができ、従つて、そのエツヂの傾きは大きく
なくてもよい。エツヂの傾きが大きくなければな
らないのはクロツク信号だけであるから、バスに
おいてクロツク信号線路だけは強力な駆動増幅器
で終端線路として操作しなければならないが、そ
の他の信号線路には適正な線路終端の必要がな
く、比較的弱い信号駆動増幅器を使用すればよ
い。バスの信号線路を一様に扱わないというこの
原理自体にも独自の意義があり、後述のように、
リクエスト信号または割当信号としてその他の制
御信号または情報信号の転送にも応用できる。

さらに、パルス制御される同期ロード可能な受
信レジスタを上述のように付加することは極めて
簡単である。なぜなら、該受信レジスタにおける
スイツチング動作をリリーズするには、該受信レ
ジスタの入力信号が極めて短時間だけ安定であれ
ばよいからである。

［実施例］ 以下添付の図面を参照して本発明を詳細に説明
する。

第１図は、以下にバス１１によつて情報信号及
び制御信号の転送が行なわれる情報信号転送シス
テム１０の一般的な構成を示す。バス１１には、
このバス１１を介して互いに接続することのでき
る複数のデータ処理装置１２，１３，１４，１５
が接続している。バス１１にはほかに、中央バ
ス・クロツク発生器１７及び、以下に仲裁装置
（arbiter）と呼称する中央割当装置１８を含む中
央ユニツト１６が接続している。データ処理装置
１２〜１５は、それぞれ構成の異なる装置であつ
てもよい。図面には実施例として、装置１２及び
同１３がそれぞれ、送信機、受信機、プロセツ
サ、ローカルのメモリ及び固有のクロツク発生器
を含むプロセツサ・ユニツトであり、装置１４が
送信機、受信機、直接的なメモリ・アクセスを行
なうDMA装置、これと連携の制御装置及び固有
のクロツク発生器を含むいわゆるDMAユニツト
であり、装置１５が送信機、受信機、共用メモ
リ、共用入出力装置及び固有のクロツク発生器を
含む共用メモリ・ユニツトである場合を図示し
た。装置１４及び同１５はそれぞれ、データの入
出力を行なうことのできるデータ装置に接続して
いる。装置１３及び同１４の間には、バス１１が
なくてもプロセツサ・ユニツト１３をDMAユニ
ツト１４に直接接続することのできるマルチプレ
クサチヤネル１９がある。

バス１１は複数の信号線路の束から成り、図面
には、各信号線路による信号転送の方向を矢印で
示してある。中央バス・クロツク信号線路２０を
介して、中央バス・クロツク発生器１７はそのバ
ス・クロツク信号を、バス１１に接続可能な並列
のすべてのデータ処理装置に供給する。ほかに、
情報信号を転送するための情報信号線路２１、情
報種類信号を転送するための情報信号線路２２並
びに情報値信号（例えばアドレス及びデータ）を
順次転送するための信号線路２３を設けてある。

情報転送システムを第１図のように構成したか
ら、頭書のように、２つ以上のデータ処理装置が
互いに任意に交信することができる。バス１１に
接続したい場合、各データ処理装置１２〜１５が
リクエスト信号を中央の仲裁装置１８に送ると、
該仲裁装置１８が状況に応じてリクエスト信号を
発信した装置にバス１１を割当て、当該リクエス
ト装置がバス１１に接続できるようにする。複数
のデータ処理装置から同時にリクエストがなされ
た場合、仲裁装置１８は、リクエストしているデ
ータ処理装置のうちのどのデータ処理装置を最初
にバス１１に接続すべきか、また、残りのリクエ
スト装置をどのような順序で接続するかを、アル
ゴリズムとして記憶している割当規制に従つて決
定する。原理的には、本発明は、バス１１に接続
可能な各データ処理装置が仲裁装置を含むような
分散型割当制御システムにも適用することができ
る。

第２図には、バス・クロツク信号による制御下
でデータ処理装置１２と同１３との間に行なわれ
る信号転送の原理的な態様を略示した。装置１２
についてはその送信機の一部を、装置１３につい
てはその受信機の一部を図示してある。双方のデ
ータ処理装置１２及び同１３は、中央バス・クロ
ツク信号線路２０、情報種類信号線路２２及び情
報値信号線路２３を介して上述のように互いに接
続している。中央バス・クロツク発生器１７のバ
ス・クロツク信号は、バス・クロツク信号線路２
０を介して装置１２及び同１３に供給され、各装
置１２，１３にはそれぞれ、クロツク信号入力増
幅器３０，３１を設けてある。バス・クロツク信
号は、送信機においてパルス・エツヂ制御の送信
レジスタ３２を制御し、受信機においてパルス・
エツヂ制御の同期ロード受信レジスタ３３を制御
する。送信レジスタ３２としては、例えばSN７
４Ｓ７４型、受信レジスタとしては例えばSN７
４S163型を使用する。第２図は、情報値信号に
関して送信レジスタ３２と受信レジスタ３３とが
複数の信号線路２３からなる情報値信号線路を介
して接続している状態を示したものであり、転送
される個々の情報値信号の種類に応じて他の受信
レジスタを情報値信号線路２３に接続することが
できる。

両データ処理装置、即ちプロセツサ１２，１３
間の信号転送は、バス・クロツク信号の作用エツ
ヂに呼応して情報信号が情報値信号線路２３に送
出され、次の作用エツヂに呼応して受信レジスタ
３３に取り込まれるように、中央バス・クロツク
信号により制御される。これと同時に、情報値信
号線路２３を介して転送される個々の情報値信号
の信号種類を表わす情報種類信号が、情報種類信
号線路２２を介して転送される。

送信レジスタ３２は、上記バス・クロツク信号
の作用エツヂによる制御下に、送信機３４を介し
て情報種類信号線路２２に情報種類信号を送出
し、この情報種類信号は、入力受信機３５を介し
て受信レジスタ３３のロード入力LOADに達す
る。バス・クロツク・パルスの制御下に情報種類
信号が送信されると同時に、トリ・ステート駆動
回路またはオープン・コレクタ駆動回路から成る
ゲート回路３６の制御入力に制御信号が与えら
れ、その結果、当該ゲート回路３６が図示しない
態様で待機する情報値信号を情報値信号線路２３
に通すから、情報値信号は次のバス・クロツク・
パルスに呼応して受信機３７を介して受信レジス
タ３３に取り込まれる。受信された情報値信号
は、出力Ｑを介して、図示しない態様でさらに演
算される。

なお、情報種類信号線路２２で転送される制御
信号は、情報値信号と同様に扱われる。即ち、こ
の制御信号は、情報値信号が受信レジスタ３３の
データ入力Ｄに達している時、入力を可能にする
当該受信レジスタ３３の制御入力LOADを作動
させる。これと同時に、バス・クロツク信号の作
用エツヂが受信レジスタ３３のクロツク入力CK
を制御し、制御信号及び情報値信号の取り込み時
点を決定する。

第２図に示す送信機と受信機との間では、例え
ばアドレス比較の場合のように特殊な情報処理は
行なわれない。従つて、転送路において時間的な
中断または遅延が起こらないから、情報信号の転
送に必要な時間は著しく短縮され、バス・クロツ
ク周期と一致する。従つて、中央バス・クロツク
信号の最小周期は転送システムの物理的な大きさ
だけに依存するから、この最小周期は、所与の転
送システムに対して最適条件に、即ち、可能な限
り短く設定することができる。物理的に「短いバ
ス」の場合、バス・クロツク信号線路を除いて、
物理的に正しく終端された信号線路は不要である
から、第２図に参照番号４０，４１で示した終端
抵抗として、比較的高オームの抵抗を使用するこ
とができる。このことは、バス・クロツク信号線
路２０を除く信号線路の出力信号増幅器の出力は
比較的小さくてもよく、また、「短いバス」とい
う物理的状態を裏づける特性として、転送される
信号の立上がり時間及び立下がり時間は上述した
ように比較的長くなることを意味する。情報値信
号を受信レジスタ３３に取り込むために制御信号
を直接利用する場合、この制御信号の立上がり及
び立下がり時間が長いことから生ずる欠点とし
て、受信レジスタ３３への情報値信号取り込み時
点を正確に決定できず、情報値を正しく送るのに
必要以上に長い時間が必要となる。ところがこの
欠点は、本発明において情報種類信号を情報値信
号と同様に扱い、この情報値信号の場合と同様、
リクエスト及び割当の間に固定的に割振られる信
号線路を介して情報種類信号を転送することによ
り、解消することができる。バス・クロツク信号
線路２０は、高出力の信号ドライバで駆動される
から、物理的に終端された信号線路と見なすこと
ができ、従つて立上がり時間及び立下がり時間の
小さいクロツク・パルスの伝送が可能である。こ
れによつて得られる急勾配の作用エツヂは、エツ
ヂ・トリガされる同期ロード可能な受信レジスタ
における情報種類信号及び情報値信号の取り込み
時点を極めて正確に限定する。このことは、情報
値を正しく転送するのに必要な時間が短縮される
と同時に、バス占有時間を計算可能な最小値に短
縮できることを意味する。

今仮に、例えば読取アクセスを行なうために第
１図に示したデータ処理装置１２〜１４の１つを
共用メモリ・ユニツト１５に接続しなければなら
ないとする。また、データ処理装置の１つがすで
にこの共用メモリ・ユニツト１５に接続してお
り、当該メモリ・ユニツト１５中の共用メモリと
の間にすでに情報交換が行なわれていると仮定す
る。第３図は、この情報交換過程のバス・クロツ
ク周期１において、前記データ処理装置のメモ
リ・アドレスが情報値信号線路２３で転送される
ことを示している。バス・クロツク周期１に続く
バス・クロツク周期２において、そのように駆動
された共用メモリのアクセス・タイムがスタート
する。即ち、メモリ・アドレスによつて駆動され
たメモリがこれに従つてデータを出力するのに必
要な時間が、スタートする。従つて、この時間
は、情報値信号線路２３を介して情報値信号が全
く転送されない時期である。この期間内に別のデ
ータ処理装置から情報値信号線路２３を介して中
央の仲裁装置１８（第１図）にリクエスト信号が
転送されれば、別の接続が成立する。このリクエ
スト信号は、リクエスト装置即ちリクエスト・プ
ロセツサのアドレスであるから、リクエスト・ア
ドレスと呼称される。バス・クロツク周期３に
は、仲裁装置１８がリクエスト・アドレスを処理
して割当アドレスを求め、これと同時に、読取ら
れたデータは共用メモリからこれとすでに接続し
ているデータ処理装置に送られる。なぜなら、ア
クセス・タイムが終了しているからである。次い
で、仲裁装置１８は記憶している割当アルゴリズ
ムに従つて割当を決定し、バス・クロツク周期３
における読取アクセス終了後、仲裁装置１８は確
定した割当アドレスを情報値信号線路２３を介し
てバス１１に送り、これが、アドレスされたデー
タ処理装置によつて受信され、このデータ処理装
置がバス１１に接続可能となる。次いで、この接
続されたデータ処理装置からメモリ・アクセスを
行なうことができる。

メモリのアクセス・タイム及び読取データの転
送タイムを利用して、バス１１に接続すべき他の
データ処理装置のリクエスト・アドレスを情報値
信号線路２３で転送する一方、中央の仲裁装置１
８内で割当を確定した後、情報値信号線路２３で
割当アドレスを転送することができる。この割当
アドレス転送を行なうために余分の時間が必要で
あるが、メモリ・アクセス・タイム及びこれに続
くメモリからの読取データ出力タイムを利用する
ことにより、新しい割当アドレスの転送時間より
も大きい時間節約が達成される。

バス１１にはメモリ・アクセス中にメモリ・デ
ータを転送しない情報値信号線路２３が沢山ある
から、これらの線路のそれぞれをリクエスト・ア
ドレス線路または割当アドレス線路としてデータ
処理装置に固定的に割振ることができる。この方
法の重要な利点は、情報値信号線路をこのように
固定的に割振ることにより、バスに接続すべきプ
ロセツサ・アドレスまたはデータ処理装置アドレ
スを特にデコードしなくてもよいことにある。こ
の固定割振は、システム内で、例えば場合によつ
ては機械的な切換スイツチを介して、各データ処
理装置との間に情報値信号線路を固定配線するこ
とによつて実現することができる。

以上に述べた方法と同様にしてデータ処理装置
からバス１１を介して共用メモリ装置ではなく、
他のデータ処理装置のローカルメモリをも作動さ
せることができる。

本発明の方法を開始するには、状態信号の発生
が必要である。第４図はこのための回路を示し、
その構成は極めて簡単であり、第２図に関連して
すでに述べた原理に従つて動作する。バス・クロ
ツクによつて制御される複数の受信レジスタが、
情報値信号、情報種類信号及び情報信号で作動
し、この作動の態様に応じて状態信号を発する
と、バスに接続すべきデータ処理装置または中央
の仲裁装置１８が、リクエストまたは割当のため
にこの状態信号を演算することができる。即ち、
第４図に示すような回路を第１図に示すデータ処
理装置１２〜１５のそれぞれに設け、かつ中央の
仲裁装置１８に設けることができる。

第４図は、SN74S240型の反転受信機４９を介
して接続しているバス・クロツク信号線路２０の
クロツク信号によつてクロツク入力CKにおいて
制御される４つの受信レジスタ４５，４６，４
７，４８を主要構成部分として示す。受信レジス
タ４５，４６，４７及び４８は、場合によつては
トリ・ステート・ドライバとして利用される
SN74S241型の受信機５１，５２，５７，５８及
びSN74S240型の非反転受信機５０，５３〜５６
を介してそれぞれの入力において駆動される。２
つの受信レジスタ４６及び同４７は、そのＱ出力
が双安定回路５９及び６０に接続しており、この
双安定回路５９，６０のそれぞれは、公知の態様
で互いに接続している74S00型及び74S10型の２
つのNANDゲートから成り、それぞれの受信レ
ジスタ４６，４７によつて駆動され、あらためて
信号が変化するまで、設定されたスイツチング状
態及び出力信号を維持する。受信レジスタ４５，
４６，４７は、SN74S163型及びSN74S74型であ
り、受信レジスタ４８はSN74S174型である。

バス１１（第１図）の情報値信号線路２３は、
機械的切換スイツチ６１に至り、この切換スイツ
チ６１は、第４図に示す回路の情報値信号線路２
３の１つを上述した態様で割振り、受信機５０を
介して行なわれる情報値信号による受信レジスタ
４５の駆動を可能にする。第４図に示す回路は、
その他の入力線路として情報種類信号線路２２及
び情報信号線路２１を含む。これらの線路は、回
路に情報種類信号（割当）及び
情報信号 （バス・シンクロ）、
START ACC（アクセス開始）、
（アクセス終了）及び （バス・クリ
ア）を供給する。出力信号としては、出力６２，
６３，６４及び６５において状態信号BUS
ALLOCATED（バス割当中）、ARBITER（仲裁
装置）、ACCESS（アクセス）及び（クリ
ア）が、また出力６２，６３及び６４においてこ
の逆の状態信号が現われる。

受信機として使用されるトリ・ステート・ドラ
イバ５２，５８については、制御入力を出力
CLEAR（クリア）６５に接続してあり、該出力
CLEAR（クリア）６５は公知の態様で受信レジ
スタ４５のクリア入力CLEAR（クリア）及び双
安定回路５９，６０においてバス１１に接続して
いる第４図の回路を同時に一定の出力状態にす
る。これらの接続位置に現われる状態信号
CLEAR（クリア）が同時に一定の状態を発生さ
せるからである。情報信号 （バ
ス・クリア）による受信レジスタ４８の作動下
に、クリア動作の終了と同時に、バス１１に接続
しているすべてのプロセツサ、即ちデータ処理装
置が同時に同じ一定状態に切換わる。

第４図に示す回路は、第２図に関連してすでに
述べた信号転送原理を応用しているから構成が極
めて簡単であり、受信レジスタを４つだけ含んで
いる。例えば上述のように情報値信号線路２３を
介して割当アドレスで受信レジスタ４５を駆動
し、また情報種類信号（割当）
の存在及び情報信号 （バス・シンク
ロ）の欠如で受信レジスタ４５を駆動すること
で、出力６２に状態信号BUS ALLOCATED（バ
ス割当中）が現われる。同様に、他の受信レジス
タ４６，４７及び４８が駆動されて出力６３，６
４及び６５に対応の状態信号が発生する。

第５図には、バス１１の一部と共に仲裁装置１
８及びプロセツサ１２を示した。仲裁装置１８及
びプロセツサ１２に、本発明の方法と関連のある
いかなる作用ユニツトが含まれているかを以下に
説明する。バス１１に接続されるデータ処理装置
としてプロセツサ１２を図示したのはあくまでも
例としてであり、すでに第１図に関連して述べた
ようにDMA装置であつてもよい。

第５図には、情報、情報種類及び情報値のため
の個々の信号線路２１，２２及び２３、並びにバ
ス・クロツク信号線路２０と共にバス１１を示
す。情報信号線路２１及び情報種類信号線路２３
は、第４図に関連してすでに述べたような、本発
明の方法と関連のある種々の信号を転送する。ほ
かに、（書込）のための情報信号線路及
び（データ）のための情報種類信号線路
をも含む。

第５図に示す仲裁装置１８及びプロセツサ１２
の作用群は、バス１１の個々の信号線路から信号
を受取り、これらの信号線路に引渡す。仲裁装置
１８は、状態信号（アクセス）を発生
する回路１８１、情報値信号線路２３を介してリ
クエスト・アドレスを受信するレジスタ１８２、
信号ALLOC.CALCULATED（割当検討中）を発
生する回路１８３、検討時間を表わす信号を発生
し、これを回路１８３に供給するレジスタ１８
４、及び割当アルゴリズムを、例えばプログラム
可能な固定値メモリ内の表として保有する回路１
８５を含む。レジスタ１８２及び１８４は、第２
図に関連してすでに述べた原理に従つて駆動さ
れ、その信号を同じくすでに述べた態様で出力す
る。この動作及びバス・クロツクの受信を行なう
のは、反転受信機１８６，１８７，１８８及び反
転送信機１８９である。送信機１８９はトリ・ス
テート・ドライバとして使用され、当該受信機１
８９は、状態信号（アクセス）及び信
号ALLOC.CALCULATED（割当検討中）によつ
て駆動されるNANDゲート１９０から対応の制
御信号を与えられる。オープン・コレクタ原理に
従つて作用するNANDゲート１９１は、状態信
号（アクセス）及び信号ALLOC.
CALCULATED（割当検討中）によつて駆動さ
れ、その出力信号（割当）を情
報種類信号線路２２に与える。

ANDゲート１９２は、レジスタ１８３のクリ
ア入力を制御し、入力信号として状態信号
CLEAR（クリア）及びNANDゲート１９０の出
力信号を受取る。

回路１８１，１８２，１８３及び１８４は、反
転受信機１８６を介してバス・クロツクによつて
クロツク制御され、このためクロツク入力CKに
おいて互いに接続している。

検討時間レジスタ１８４は、反転受信機１８７
を介して情報種類信号（リクエスト）
によつて駆動される。リクエスト・アドレス・レ
ジスタ１８２も同様に、この信号及びバス１１の
対応信号線路２３からの情報値信号によつて駆動
される。その出力信号は、割当アルゴリズムの回
路１８５を制御し、該回路１８５は反転送信機１
８９を介して情報値信号線路２３に割当アドレス
を与える。

回路１８２及び同１８３はSN74S163型、レジ
スタ１８４はSN74S74型、受信機１８６，１８
７，１８８及び送信機１８９はSN74S240型であ
る。NANDゲート１９１はSN74S38型、NAND
ゲート190はSN74S00型、ANDゲート１９２は
SN7408型である。

プロセツサ１２は、本発明の方法を実施するた
めの最も重要な作用ユニツトとして以下にその構
成を詳細に述べるレジスタ１２１及びバス・リク
エスト発生器１２２を含む。レジスタ１２１はア
クセス・フラグとも呼称され、SN74S163型であ
る。レジスタ１２１は、SN74S240型の反転受信
機１２３を介してバス・クロツク信号線路２０に
よつて駆動され、そして、プロセツサをバス１１
に接続したい場合にはロード入力LOADに前記
プロセツサの信号 （アクセス要求）
が入力される。レジスタ１２１はそのクリア入力
CLEARにSN7408型AND回路１２４の出力信号
を受けるが、このAND回路１２４は、その一方
の入力に第４図に示す状態回路の出力６５を介し
て状態信号（クリア）を受け、他方、入
力にはSN74S00型のNANDゲート１２５の出力
信号を入力され、当該NANDゲート１２５は、
レジスタ１２１のＱ出力により駆動され、かつ第
４図に示す回路の出力６２を介して状態信号
BUS ALLOCATED（バス割当中）によつて駆動
される。レジスタ１２１のＱ出力は、オープン・
コレクタ原理に従つて作用するSN74S38型の
NANDゲート１２６の一方の入力に接続してお
り、このNANDゲート１２６の他方の入力は、
状態信号BUS ALLOCATED（バス割当中）によ
り駆動される。このNANDゲート１２６は、そ
の出力信号、即ち （アクセス開
始）を情報信号線路２１に与える。

すでに述べたように、バス１１を介してメモリ
に対する読取アクセスまたは書込アクセスが行な
われる時、プロセツサ１２は情報値信号線路２３
にメモリ・アドレスを与える。これはトリ・ステ
ート・ドライバとして作用するSN74S240型の反
転送信機１２７を介して行なわれる。

バス・クリエスト発生器１２２は、第４図に示
す回路の出力６２，６３，６４，６５から得られ
る４個の状態信号によつて駆動される。この発生
器１２２は、バス・クロツク信号線路２０のクロ
ツク信号によつてクロツク入力CKにおいてクロ
ツク制御される。別の入力では、レジスタ１２１
の出力Ｑに現われる出力信号Ｑによつて駆動され
る。さらに他の入力には、信号
（アクセス開始）、（書込）、
ALLOCATION（割当）及び（データ）
が入力される。出力信号として発生器１２２は情
報値信号を情報値信号線路２３に、また信号
BUS SYNC（バス・シンクロ）及び
（リクエスト）をバス１１の線路２１及び線路２
２にそれぞれ与える。

第５図に示す回路においてプロセツサ１２内に
アクセス要求が起こると、この信号がアクセス・
フラグ即ちレジスタ１２１のロード入力に作用す
る。バス１１が割当てられていなければ、アクセ
ス要求は、レジスタ１２１を作動させることなく
記憶され、バス・リクエスト発生器１２２に与え
られ、該発生器１２２は情報信号
（バス・シンクロ）を情報信号線路２１に与える。
この信号により、バス１１に接続しているデータ
処理装置のうちのどのデータ処理装置にも状態
BUS ALLOCATED（バス割当中）が発生しない
ようになるから（62、第４図）、この状態がこれ
らのデータ処理装置に固定される。即ち、それま
でのプロセツサに対するバス割当が取消され、空
き状態となつたバス１１をリクエスト中のプロセ
ツサ１２に割当てることができるようになる。発
生器１２２は、情報値信号としての固有のプロセ
ツサ・アドレスと共に情報 （バス・
シンクロ）、次いで情報種類信号（リ
クエスト）を発生する。当該情報値信号は、固定
的に割振られている情報値信号線路２３を介して
仲裁装置１８に転送され、ここで情報種類信号
REQUEST（リクエスト）と共にリクエスト・
アドレス・レジスタ１８２に取り込まれる。情報
種類信号（リクエスト）は、検討時
間レジスタ１８４をもセツトし、このレジスタ１
８４は回路１８３をセツトする。このようにし
て、割当アドレス検討に必要な最短時間が規定さ
れる。

回路１８１で検知される状態（アク
セス）は存在しないから、信号ALLOC.
CALLULATED（割当検討中）と共に割当アドレ
スが情報値信号として情報値信号線路２３に与え
られ、情報種類信号がNANDゲ
ート１９１を介して情報種類信号線路（割当）２
２に与えられる。

ただし、状態（アクセス）が存在し
ないので、２つのNANDゲート１９０及び同１
９１により、割当はこの状態（アクセ
ス）が現われるまで阻止される。即ち、進行中の
アクセスの終了を待つ。

プロセツサ１２が情報種類信号
ALLOCATION（割当）及び割当アドレスを受
信すると、プロセツサは、第４図に示す回路が受
信レジスタ４５で、発生する状態BUS
ALLOCATED（バス割当中）に達する。この状
態信号は、アクセス要求によつてセツトされたレ
ジスタ１２１と協同して、NANDゲート１２６
による情報信号 （アクセス開始）
及び送信機１２７による情報値信号
AD（メモリ・アドレス）の送信を行なわせ、こ
れによりバス１１を介して他のデータ処理装置の
メモリとの接続を確立させる。

以上に概説した諸動作を第７図乃至第１０図に
示すタイヤ・ダイヤグラムを参照して以下に説明
する。それに先立ち、第６図を参照してバス・リ
クエスト発生器１２２の構成を説明する。

第６図には、バス・リクエスト発生器１２２
（第５図）の回路を詳細に示した。この発生器１
２２は、主要部分として、それぞれがSN74S175
型であり、且つクロツク信号によりそれぞれのク
ロツク入力CKにおいて制御される２つのレジス
タ７０、７１を含む。レジスタ７０の２つのＤ入
力は、SN74S240型の反転受信機７５，７６を介
してそれぞれ情報 （アクセス開
始）及び（書込）によつて駆動される。
第３のＤ入力は、受信機７５，７６と同じ構成を
有する反転送信機７７を介して情報種類信号
ALLOCATION（割当）によつて駆動される。
第４のＤ入力は、第４図に示す回路の出力６２，
６３及び６４に現われ且つAND回路７２におい
て組合わされた状態信号により駆動され、さらに
アクセス・フラグ１２１（第５図）の出力信号に
よつて駆動される。情報 （バス・シ
ンクロ）は、オープン・コレクタ原理に従つて作
用するSN74S38型のNANDゲート７３であつて
インバータとして挿入されたものを介してAND
ゲート７２の出力信号から得られ、第５図に示す
態様で情報信号線路２１に与えられる。情報
BUS SYNC（バス・シンクロ）は、リクエスト
信号の転送に先行する。すでに述べたように、こ
の転送は１つのクロツク周期以内に行なわれる。
従つて情報 （バス・シンクロ）は、
クロツク信号の作用エツヂの出現とできるだけ同
時に形成されねばならない。信号
（バス・シンクロ）の発生時点を表わす状態信号
は、AND回路７２の結合作用によつて演算され
る。

（バス・シンクロ）
ACC（アクセス開始）及び（書込）によ
つて作動させられるレジスタ７０のＱ出力SYNC
Ｅ（シンクロＥ）、STACC Ｅ（アクセス開始Ｅ）
及びWR Ｅ（書込Ｅ）は、SN74S10型のNAND
ゲート７４に送られ、該NANDゲート７４の出
力信号は、レジスタ７０の（割
当）によつて作動させられる出力信号と共に、
第４図に示す回路の出力６５からの状態信号
CLEAR（クリア）で制御される双安定回路７９
に供給される。双安定回路７９の出力信号は、そ
の入力においてあらためて信号変化が起こるまで
保持される。

第２のレジスタ７１は、SN74S240型の反転受
信機７８を介して情報種類信号（データ）
で駆動され、そのＱ出力に信号を発生する。この
Ｑ出力信号は、双安定回路７９の出力信号と共
に、６個の同一態様のNANDゲート８０〜８５
のうちの２個を駆動する。これらのNANDゲー
ト８０〜８５は、オープン・コレクタ原理に従つ
て作動し、SN74S38型である。NANDゲート８
０及び同８１は、（データ）で作動する
レジスタ７１のＱ出力信号により第１入力を駆動
され、双安定回路７９の出力信号により第２入力
を駆動される。NANDゲート８２及び同８３は、
WRITE（書込）で作動するレジスタ７０のＱ出
力信号によつて第１入力を駆動され、固有の
BUS SYNC（バス・シンクロ）で作動するレジ
スタ７０の出力信号SYNC Ｅ（シンクロＥ）に
よつて第２入力を駆動される。NANDゲート８
４及び同８５は、 （アクセス開
始）で作動するレジスタ７０の出力信号によつ
て第１入力を駆動され、固有のBUS SYNC（バ
ス・シンクロ）で作動するレジスタ７０のＱ出力
信号SYNC Ｅ（シンクロＥ）によつて駆動され
る。

NANDゲート８０〜８５は、NANDゲート８
０、同８２及び同８４の出力信号の形で情報種類
信号（リクエスト）を情報種類信号
線路２２に与える。NANDゲート８１、同８３
及び同８５の出力信号は、接続線９０を介して一
緒に機械的切換スイツチ６１に送られ、このスイ
ツチ６１が第４図に関連して述べたように第６図
に示すバス・リクエスト発生器１２２を含むプロ
セツサに情報値信号線路２３の１つを固定的に割
振る。NANDゲート８０〜８５によつて達成さ
れる入力信号の組合わせにより、第６図に関連し
てNANDゲート８０〜８５の各対についてのべ
たような効果が得られる。即ち、発生器で実施す
べきバス・リクエストに際してバス１１で書込ア
クセスが進行中なら、NANDゲート８０及び同
８１は情報種類信号（リクエスト）
と同時に、割振られている情報値線路２３に１つ
の信号を与える。書込アクセスではなく、例えば
読取アクセスがバス１１で進行中なら、NAND
ゲート８２及び同８３が、情報種類信号線路２２
及び情報値信号線路２３を介してこのような信号
を送出する。このように構成すれば、バス・リク
エスト発生器１２２が読取アクセスの実行のため
にリクエストを開始しなければならない場合、可
能な種々の動作状態が検知される。

データ処理装置からバス１１を介して他のデー
タ処理装置のメモリまたは総括メモリに対して行
なわれる読取アクセスの態様を、第７図を参照し
て以下に説明する。ここではバス１１がデータ処
理装置にすでに割当てられていると仮定する。第
７図は、バス・クロツク信号のパターンを示す
が、この図から明らかなように、バス・クロツク
の各立下がりエツヂが制御動作を開始させる。単
位時間当たりの電圧ピーク長は、バス・クロツク
を除き、バス１１で転送されるすべての信号では
比較的短く図示してある。なぜなら、物理的に短
いバス信号線路の比較的大きい容量を比較的弱い
信号伝送系で運ぶには、長い時間を要するからで
ある。これに反してバス・クロツク信号線路は単
位時間の電圧ピーク変化が比較的大きい強力な信
号伝送系で操作できるから、バス・クロツク信号
線路は、物理的に長い終端信号線路と見なすこと
ができる。

すでに第６図を参照して説明したように、プロ
セツサまたはデータ処理装置に接続の必要が生ず
ると、レジスタにはアクセス・フラグ
（ACCESS FLAG）がセツトされる。第７図に
は、レジスタ１２１に対応する第１信号パターン
でこれを示した。信号パターンBUS
ALLOCATED（バス割当中）から明らかなよう
に、仮定ではバス１１がすでにリクエスト・プロ
セツサに割当てられているから、もはや特に割当
動作を行なう必要はなく、アクセス・フラグ（レ
ジスタ１２１）と信号BUS ALLOCATED（バス
割当中）の組合わせで信号（アク
セス開始）が得られる。これは、第５図との関連
で特にNANDゲート１２６に関してすでに述べ
た。アクセスが開始しても、バス１１はそのまま
リクエスト・プロセツサに割当られている。

第７図はレジスタ１２１の出力信号及び信号
BUS ALLOCATED（バス割当中）が、（第５図
に示すNANDゲート１２６を介して）作用状態
において２進値０を取る信号 （ア
クセス開始）を形成することを、バス・クロツク
の立下がりエツヂとの関係で示す。信号
ACC（アクセス開始）と同時に情報値信号とし
てメモリ・アドレスが発生し、このメモリ・アド
レスによりバス１１を介して他のデータ処理装置
のメモリまたは総括メモリを作動させることがで
きる。このメモリ・アドレスを第７図ではで
示してある。このメモリ・アドレスの発生
は、NANDゲート１２５の出力信号により制御
されたトリ・ステートの反転送信機１２７（第５
図）を介して行なわれる。

第７図はまた、メモリ・アドレスの発生と
同時に、プロセツサまたはデータ処理装置がバス
１１を介してメモリ装置に対してアクセスするア
クセス・タイムが始まることを示す。アクセス・
タイムが終了すると、これもまた作用状態におい
て２進値０を取り、上述のように形成される信号
ENDACC（アクセス終了）が発生する。メモ
リ・アクセスが終了すると、読取られたデータが
バス１１で転送される。この動作を第７図に情報
値信号（データ）としてまた情報種類信
号（データ）として図示した。

第８図は、バス１１が割当られておらず、しか
も他のメモリ・アクセスも行なわれていない場合
の読取アクセスを図示したものである。第７図に
示した場合とは異なり、ここではバスが初期状態
において問題のプロセツサまたはデータ処理装置
に未だ割当てられていないと仮定する。

第８図でも、バス・クロツクの立下がりエツヂ
が他の信号動作をトリガーする作用エツヂである
と仮定する。従つて、アクセス要求に際しては状
態BUS ALLOCATED（バス割当中）が存在しな
い間にレジスタ１２１にアクセス・フラグをセツ
トする。また、信号ACCESS（アクセス）も存在
しないから仲裁装置１８は作用しない。このよう
な状態から、第４図に示すバス・リクエスト発生
器１２２により、第６図に関連して説明した動作
が行なわれる。第６図に示すAND回路７２は、
アクセス・フラグ、 （バス
割当中）、（仲裁）及び（
ア
クセス）で駆動される。AND回路７２は、その
接続動作に基づいて出力信号 （バ
ス・シンクロ）を発生し、これがNANDゲート
７３を介して、作用状態で２進値０を取る信号
BUS SYNC（バス・シンクロ）に変換される。
この動作を、予め示した論理との関連で最初の５
個の信号パターンについて第８図に図示した。第
６図に示す回路におけるAND回路７２の出力信
号は、レジスタ７０の第１段のＤ入力にも供給さ
れるから、そのＱ出力に信号SYNC Ｅ（シンクロ
Ｅ）が現われる。第８図から明らかなように、こ
の信号は、固有の信号 （バス・シン
クロ）によつて発生させられる。他のプロセツサ
の信号 （アクセス開始）が存在し
ないから、第６図に示すレジスタ７０の第２段
は、その出力において信号STACC Ｅ（アクセ
ス開始Ｅ）を出力せず、NANDゲート８４は、
信号SYNC Ｅ（シンクロＥ）との関連で情報種類
信号（リクエスト）を発生し、
NANDゲート８５は、 （リクエ
スト・アドレス）の形で固有のプロセツサ・アド
レスを発生する。この２つの信号はバス・クロツ
クの次の立下がりエツヂで再び終結する。なぜな
ら、信号 （バス・シンクロ）はバ
ス・クロツクの１周期だけ送信されるからであ
る。第８図は次の信号パターンとして、仲裁装置
１８（第５図）内の信号（リクエス
ト）が検討時間レジスタ１８４に供給されること
を示す。検討時間レジスタ１８４は、再び仲裁装
置１８の回路１８３を駆動し、該回路１８３は出
力信号ALLOC.CALCULATED（割当検討中）を
発生する。その結果、すでに述べた信号
ACCESS（アクセス）と相俟つて、.
（割当アドレス）が情報値信号線路２３に与えら
れる。これと同時に同じ理由から信号
ALLOCATION（割当）が発生する。この２つ
の信号パターンは、第８図から明らかなように作
用状態で２進値０を取る。どちらの信号もリクエ
スト・プロセツサ内に状態信号BUS
ALLOCATED（バス割当中）を発生させる。こ
のことについては、第４図の回路を参照された
い。これと同時に、すでに述べたように第５図に
示すNANDゲート１２６によつて信号
ACC（アクセス開始）が形成され、この信号は、
レジスタ１２１つまりアクセス・フラグからの出
力信号を終結させる。ここで情報値信号線路２３
を介して、第７図及び第８図にADで示すメモ
リ・アクセスのためのメモリ・アドレスを送信す
ることができる。これに呼応して再びアクセス・
タイムが進行し、これが終わると信号
（アクセス終了）及び（データ）が送ら
れ、これと同時に情報値信号線路２３を介して再
び読取データの送信が可能となる。

第９図には、データ処理装置Ａの読取アクセス
のための割当動作を示したが、この装置Ａには未
だバスが割当てられておらず、他の装置Ｂが読取
アクセスを開始する段階にあると仮定する。即
ち、装置Ｂが信号 （アクセス開
始）を送信する直前にある。第９図に示す最初の
４個の信号パターン、即ち、レジスタ１２１の出
力信号、状態BUS ALLOCATED（バス割当中）
でないことを表わす信号、状態ACCESS（アクセ
ス）でないことを表わす信号及び状態ARBITER
（仲裁）でないことを表わす信号の組合わせに呼
応して、装置Ａに上述の態様で信号
（バス・シンクロ）が発生し、これがすべての装
置を状態ARBITER（仲裁）にセツトする。しか
し同時に、装置Ｂの信号 （アクセ
ス開始）によつて信号ACCESS（アクセス）が発
生する。その結果、装置Ｂのアクセス・タイムが
始まり、この時間中、仮定に従つて装置Ａのリク
エストが行なわれる。

信号（書込）の上記状態において与え
られる情報NOT WRITE（書込なし）と、信号
BUS SYNC（バス・シンクロ）とに呼応して装
置Ａの信号（リクエスト）が発生し、
同時に情報値信号線路２３を介して上述の態様で
リクエスト・アドレスが送信される。装置Ａの信
号（リクエスト）により仲裁装置１
８の検討時間レジスタ１８４が上述の態様でセツ
トされ、信号ALLOC.CALCULANTED（割当検
討中）が出力される。この信号だけでなく仲裁装
置１８における信号ACCESS（アクセス）の終結
にも呼応して、装置Ａに向けて信号
ALLOCATION（割当）が送出され、情報値信
号線路２３を介して割当アドレスが転送される。
第９図に示すように、この動作により再び装置Ａ
のための信号BUS ALLOCATED（バス割当中）
が発生し、その結果、装置Ａのために再び信号
START ACC（アクセス開始）が発生する。次
いで、第９図に装置Ａとの関連で示すアクセス・
タイムが始まる。

以上に述べた動作をもつと判り易くするため、
第９図の下部には情報値信号線路を介してどのよ
うな信号が順次転送されるかを図示した。先ずメ
モリ・アクセスの段階で装置Ｂから他の装置にメ
モリ・アドレスが転送され、これに続いて装置Ａ
のリクエスト・アドレスが転送される。装置Ｂの
アクセス・タイム中にはデータ転送が不可能であ
り、このアクセス・タイム終了後始めて装置Ｂの
読取データが転送される。次いで装置Ａのための
割当アドレスが転送可能となるから、装置Ａは装
置Ｂと同様にメモリ・アドレスを送ることができ
る。ここでアクセス・タイムが始まり、これが終
わると同時に装置Ａのための読取データ転送が行
なわれる。

第１０図は、バスが未だ装置Ａに割当てられて
おらず、バスを割当られている他の装置Ｂが書込
アクセスを開始するという想定の下に、装置Ａで
実施すべき読取アクセスのための割当動作を示
す。装置Ａがアクセス願望を表明する時には、第
１０図に第１信号パターンとして示すように、こ
の装置Ａのレジスタ１２１がセツトされる。装置
Ａには未だバスが割当られていないから、対応の
状態信号BUS ALLOCATED（バス割当中）は存
在しない。さらに、装置Ｂのメモリ・アクセスは
行なわれていないから、対応の信号ACCESS（ア
クセス）も存在しない。この時点では、仲裁装置
１８も作用していないから、第９図に関連してす
でに述べたように、装置Ａにおいて情報
SYNC（バス・シンクロ）及び状態ARBITER
（仲裁）が発生する。同時に、装置Ｂの情報信号
START ACC（アクセス開始）が情報信号
WRITE（書込）と共に装置Ｂにおいて発生し、
この３つの信号状態に呼応して、信号SYNCE
（シンクロＥ）及びSTACC Ｅ（アクセス開始Ｅ）
（第６図）により、装置Ａにおける書込アクセス
開始と同時にリクエスト・フラグが双安定回路７
９（第６図）にセツトされる。その結果、
REQUEST（リクエスト）の送信に先立ち書込
データが送信され、それと共に、装置Ｂに対する
書込タイムが始まり、他のメモリ装置に対する予
想された書込アクセスが開始可能となる。次いで
情報種類信号（データ）及びセツトされ
たリクエスト・フラグが、装置Ａにおける情報種
類信号（リクエスト）及び
REQUEST AD（リクエスト・アドレス）の送
信を開始させる。信号 （アクセス終
了）で仲裁装置１８における状態信号ACCESS
（アクセス）が終結し、その結果、仲裁装置１８
は、リクエスト信号を発信した装置Ａに対して再
び信号（割当）と、情報値信号
線路２３を介して、仲裁装置１８によつて求めら
れた.（割当アドレス）とを送ること
ができる。これにより、仲裁装置１８における信
号ALLOC.CALCULATED（割当検討中）が終結
し、仲裁装置１８及び装置Ａに信号
ACC（アクセス開始）がセツトされ、装置Ａの
ための信号ACCESS（アクセス）が発生する。こ
こでメモリにおいてアクセス・タイムが始まり、
これが終わると信号 （アクセス終了）
が現われ、読取データの転送が可能となる。

第１０図の下部には、情報値信号線路２３で転
送される信号の時間的順序を示した。先ず装置Ｂ
からメモリ・アドレスが送られ、これによつて駆
動されたメモリに対して装置Ｂが書込データを送
る。次のクロツク・インターバルに装置Ａのリク
エスト・アドレスが発生し、これに従つて仲裁装
置１８において割当が行なわれる。この割当が終
わると、装置Ａに割当アドレスが与えられ、仲裁
装置１８がメモリから情報 （アクセス
終了）を得た後、装置Ａは、メモリに対する読取
アクセスのためメモリ・アドレスを発信する。こ
れに続くのがメモリのアクセス・タイムであり、
こうして駆動されたメモリから装置Ａに読取デー
タが転送される。

第７図乃至第１０図に関する以上の説明の前提
となる基本的な動作態様は、下記の通りである。

データ転送動作に際して、情報値信号は、個々
の作動プロセツサ、即ちアドレスされたデータ処
理装置により、バス・クロツク信号と同期して発
信される。

アドレスされたデータ処理装置は、情報END
ACC（アクセス終了）及び場合によつては情報種
類信号DATA（データ）を情報値信号DATA（デ
ータ）と一緒に送信する。この動作をメモリに関
連して以下に説明する。

読取アクセスに際してメモリは情報信号
START ACC（アクセス開始）の発生と同時に
起動される。アクセス・タイムが終結すると、メ
モリはバス・クロツクの１周期に亘つて情報信号
END ACC（アクセス終了）及びDATA（データ）
及び情報値信号DATA（データ）を送信する。

メモリは、書込アクセスに際して、情報信号
START ACC（アクセス開始）及びWRITE（書
込）で待機状態となり、書込むべき情報がこれに
続く。この情報は、情報種類信号DATA（デー
タ）及び情報値信号DATA（データ）から成る。
この両信号は、必ずしも信号START ACC（ア
クセス開始）後の最初のバス・クロツク周期に現
われるとは限らない。書込むべきデータの転送後
に書込タイムが始まる。メモリの物理的性質に応
じて、書込タイムの終了の少なくとも３バス・ク
ロツク周期前にメモリから信号END ACC（アク
セス終了）が発信される。この３つのバス・クロ
ツク周期は、信号END ACC（アクセス終了）が
発信される。この３つのバス・クロツク周期は、
信号END ACC（アクセス終了）及び
ALLOCATION（割当）、並びに次のアクセスの
ためのアドレスを転送するのに必要である。

第９図及び第１０図では、信号BUS SYNC
（バス・シンクロ）、信号REQUEST（リクエス
ト）及び情報値信号REQUEST AD（リクエス
ト・アドレス）が、第８図の場合と同様に、即ち
信号SYNC Ｅ（シンクロＥ）及びSTACC Ｅ（ア
クセス開始Ｅ）の制御下に始まり、かつ終結す
る。

第１１図は、第４図及び第６図に関連してすで
に述べた構成を極めて簡単な回路技術で拡充した
例を示す。第４図及び第６図に関連して述べた機
械的な切換スイツチ６１は、第１１図にも図示さ
れており、反転受信機を介してSN74S174型の受
信レジスタ９１のＤ入力に接続する。反転受信機
としては例えば第４図に示す受信機５０を採用す
ることができる。

レジスタ９１はパルス制御レジスタであり、バ
ス・クロツク信号線路２０を介してバス・クロツ
クによりクロツク制御され、例えば第４図の受信
機４９のような反転受信機が介在している。機械
的スイツチ６１は、第４図、第６図及び第１１図
の回路を互いに接続することができるから、ここ
でも固定的に割振られている情報値信号線路２３
を多重利用できる。

［発明の効果］ 以上に述べたように、固定的に割振られた情報
値信号線路２３を、リクエスト信号または割当信
号が転送されない時間に、１つまたは２つ以上の
プロセツサを直接的に、即ちデコーデイングせず
にアドレスするのに利用することができる。この
ようにすれば、本発明の回路原理を応用して、直
接アドレスされたプロセツサで、従来なら特別な
デコーデイングまたは補助線路を必要とした作用
動作を達成できる。第１１図は、レジスタ９１の
その他のＤ入力との関連で補足の個別線路を示す
が、これらの線路は情報種類信号線路２２として
使用され、各プロセツサを直接アドレスできると
いう利点を考慮すれば、この補足線路に要するコ
ストは極めて小さい。これらの補足信号線路の特
徴として、情報値信号線路２３を介してプロセツ
サに供給されるアドレスを、例えば選択的なクリ
ア（SELECT.CLEAR）、割込操作、即ちマスク
可能な割込操作（INTERRUPT）またはマスク
不可能な割込操作（NMI）、若しくは例えばプリ
ンタや表示装置のような動作手段を連携させるた
めのテスト及びセツト（TEST＆SET）が行な
われるように特徴づけることができる。動作手段
を連携させるためのテスト及びセツトの場合に
は、この動作手段を解放（RELEASE）するため
の補助入力を設ける。

レジスタ９１のＱ出力には、適正なアドレスを
受信すると情報種類入力信号に応じて作動する
NANDゲート９２〜９６が接続しており、これ
らのNANDゲートは、割当てられたプロセツサ
またはデータ処理装置にそれらの通過信号を供給
する。

【図面の簡単な説明】

第１図は、本発明を利用する情報信号転送シス
テムの一般的な構成を示す構成図、第２図は本発
明を利用するバスにおけるクロツク信号及び情報
信号の転送を説明するための概要図、第３図は本
発明におけるリクエスト信号の転送及び割当信号
の発生の時間的関係を示すタイム・ダイヤグラ
ム、第４図は状態信号発生回路の回路図、第５図
はバスを介して互いに接続し、リクエスト及び割
当に関与するプロセツサの部分及び仲裁装置を示
す構成図、第６図は第５図のプロセツサに含まれ
るバス・リクエスト発生器の回路図、第７図ない
し第１０図は、第１図に示したシステムの種々の
動作状態に対応する第５図のプロセツサ及び仲裁
装置における信号パターンを示す信号特性図、第
１１図はプロセツサの動作を拡充するための補助
回路を示す回路図である。 １０……情報信号転送システム、１１……バ
ス、１２，１３……プロセツサ・ユニツト、１４
……DMAユニツト、１５……総括メモリ・ユニ
ツト、１６……中央ユニツト、１７……中央のバ
ス・クロツク発生器、１８……割当装置（仲裁装
置）、１９……マルチプレクサチヤネル、２０…
…バス・クロツク信号線路、２１……情報信号線
路、２２……情報種類信号線路、２３……情報値
信号線路、３０……クロツク信号入力増幅器、３
１……クロツク信号入力増幅器、３２……送信レ
ジスタ、３３……同期ロード受信レジスタ、３４
……送信機、３５……入力受信機、３６……ゲー
ト回路、３７……受信機、４０，４１……終端抵
抗、４５，４６，４７，４８……受信レジスタ、
４９……反転受信機、５０……非反転受信機、５
１，５２……受信機、５３，５４，５５，５６…
…非反転受信機、５８……受信機（トリステー
ト・ドライバ）、５９，６０……双安定回路、６
１……機械的切換スイツチ、６２，６３，６４，
６５……出力、７０，７１……レジスタ、７２…
…AND回路、７３，７４……NANDゲート、７
５，７６，７７……反転受信機、７９……双安定
回路、８０，８１，８２，８３，８４，８５……
NANDゲート、９０……接続線、９１……パル
ス制御レジスタ、９２，９３，９４，９５，９６
……NANDゲート、１８１……状態信号（アク
セス）を発生する回路、１８２……リクエスト・
アドレス・受信レジスタ、１８３……状態信号発
生回路、１８４……検討時間レジスタ、１８５…
…割合アルゴリズム保有回路、１８６，１８７，
１８８，１８９……反転受信機、１９０，１９１
……NANDゲート、１９２……ANDゲート、１
２１……レジスタ（アクセスフラグ）、１２２…
…バス・リクエスト発生器、１２３……反転受信
機、１２４……AND回路、１２５，１２６……
NANDゲート、１２７……反転送信機。

Claims (1)

1. 【特許請求の範囲】 １ 複数のデータ処理装置のうち接続を必要とす
   るデータ処理装置が、中央クロツク制御されるバ
   スを介して少なくとも１つの割当装置にリクエス
   ト信号を送り、この割当装置が該装置において発
   生する割当信号によつてこの接続要求のデータ処
   理装置をバスに接続することにより、このデータ
   処理装置が他のデータ処理装置に情報信号を転送
   し、この情報転送の間、割当装置が割当信号を発
   信するように構成した、データ処理装置間の情報
   信号転送を目的とする中央クロツク制御バスに対
   して複数のデータ処理装置の１つを接続する準備
   方法であつて、 既に成立している接続中ではあるが読取及び／
   または書込動作のため情報信号の転送が行なわれ
   ない時間にリクエスト信号が転送されること、 割当信号が上記時間中及び／または読取られる
   情報信号の転送中に生成されること、 書込み及び読取りの夫々の処理中に、夫々のメ
   モリのアクセス時間を示す状態信号（ACCESS）
   が生成されること、 バスへの接続を要求するデータ処理装置が、状
   態信号（ACCESS）の前縁の生成と共にリクエ
   スト信号及びリクエストアドレスをバスへ切換え
   ること、 状態信号（ACCESS）の生成中に、割当装置
   がデータ処理装置のバスへの割当を検知し、かつ
   状態信号（ACCESS）の後縁の後で、バスシス
   テムに割当られているデータ処理装置の割当信号
   及び割当アドレスをバス上に切換えること、並び
   に 情報信号、リクエスト信号及び割当信号を共通
   のバスを介して転送することを特徴とする中央ク
   ロツク制御バスに対して複数のデータ処理装置の
   １つを接続する準備方法。 ２ リクエスト信号及び場合によつては前記割当
   信号が、それぞれリクエストする装置に固定的に
   割振られているバスの信号線路を介して転送され
   ることを特徴とする特許請求の範囲第１項に記載
   の方法。 ３ 中央クロツク信号の周期長がバスによる転送
   時間に対応することと、転送されるリクエスト信
   号が同期ロード可能なパルス・エツヂ制御受信レ
   ジスタに入力されることと、クロツク信号のパル
   ス・エツヂがこの入力タイミングを決定すること
   と、この入力制御信号が受信レジスタのロード入
   力に送られることとを特徴とする特許請求の範囲
   第１項または第２項に記載の方法。 ４ バスのクロツク信号線路だけを終端線路とし
   て使用することを特徴とする特許請求の範囲第３
   項に記載の方法。 ５ リクエスト信号の受信と同時に割当装置にお
   いて演算時間がスタートし、この演算時間中に割
   当演算に基づいて割当信号が形成され、演算時間
   が経過すると演算された割当を表わす状態信号が
   割当信号と共にバスに与えられ、リクエストする
   データ処理装置が、この状態信号に呼応してバス
   を介して他のデータ処理装置にアクセスすること
   を特徴とする特許請求の範囲第１から第４項まで
   のいずれか１項に記載の方法。 ６ リクエスト信号を転送するため固定的に割振
   られている信号線路が、情報信号、特に、データ
   処理装置を直接駆動するアドレス信号の転送にも
   利用されることを特徴とする特許請求の範囲第２
   項に記載の方法。