CN1071773A - 个人计算机系统总线上的多总线数字信号处理系统 - Google Patents
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Abstract
本发明涉及一种个人计算机系统总线上的多总
线数字信号处理系统。其特点是在IBM PC/AT
系统总线上建立一个高速并行总线，以提高各模块的
并行性，加快信号处理的速度。本发明的数字信号处
理系统主要包括全局存储器、高速并行总线和总线控
制单元、总线接口单元、一个以上的加速系统、一个以
上的输入输出单元、输入输出控制单元和IBM
PC/AT总线系统。
Description
本发明涉及一种计算机数字信号处理系统，属计算机及数字信号处理领域。
IBM PC/AT总线是一种个人计算机系统总线。已有技术中，有多种AT总线上实现信号处理的方法，其中有一类是在AT总线外附加了一个加速系统。加速系统是一个高速CPU局部总线系统，AT总线系统与加速系统之间可用直接存储器寻址方式即DMA方式互相访问彼此的内存。信号处理系统的输入输出单元可以接入AT总线系统，由AT总线系统的CPU控制。也可以接入加速系统，由高速CPU控制。这种信号处理系统的主要缺点在于：第一，AT总线系统和加速系统是两个局部总线系统，它们之间的DMA通讯必然使被访问的系统停止工作，即插入了DMA周期。第二，输入输出单元无论接入AT总线系统还是接入加速系统，数据的输入输出必然占用所在系统的CPU时间。当进行高速信号处理时，数据的输入输出量和传递速度都是很大的，而且AT总线系统与加速系统之间的数据交换也是大量和高速的。在这种情况下，上述两个问题使得AT总线和加速系统不能真正并行操作，实际效果只相当于一个CPU系统。因此这个缺点严重影响了信号处理速度的提高。如市场上已有的TMS 320系列信号处理板就属这类系统。
本发明的目的是克服已有技术的缺点，在IBM PC/AT系统总线上建立一个高速并行总线，以提高各模块的并行性，加快信号处理的速度。
本发明的内容是：个人计算机系统总线上的多总线信号处理系统包括全局存储器、高速并行总线和总线控制单元、总线接口单元、一个以上的加速系统、一个以上的输入输出单元、输入输出控制单元和IBM PC/AT总线系统。加速系统是一个完整的局部CPU系统，作为一个端口模块通过总线接口单元接入高速并行总线，用以运行全局存储器中的程序或处理全局存储器中的数据，也可以与全局存储器交换数据。输入输出单元作为一个端口模块通过总线接口单元接入高速并行总线与全局存储器进行高速数据交换。IBM PC/AT总线系统也成为一个端口模块而通过总线接口单元接入高速并行总线，以控制高速并行总线上其它端口模块的复位以及与全局存储器进行数据交换，还可以通过输入输出控制单元实现对输入输出单元的控制。总线控制单元提供了总线系统时钟并响应各个端口模块发出的访问高速并行总线的申请，对同时发出申请的端口模块进行优先权仲裁，另外还实现了对各端口模块访问全局存储器的控制。高速并行总线使所有端口模块能并行操作。
附图说明：
图1是本发明数字信号处理系统的原理框图。
图2是总线控制单元原理框图。
图3是总线接口单元原理框图。
下面结合附图，详细介绍本发明的内容。
图1是本发明涉及的个人计算机系统总线上的多总线数字信号处理系统原理框图。如图所示，信号处理系统由全局存贮器，高速并行总线和总线控制单元，总线接口单元，一个以上的加速系统，一个以上的输入输出单元，输入输出控制单元以及IBM PC/AT总线系统等组成。
图2是总线控制单元原理框图。如图所示，全局存储器包括静态存储器和动态存储器。总线控制单元包括静态存储器控制器、动态存储器控制器、译码器、时钟发生器和仲裁器。图中1是数据线，2是地址线，3是二倍频时钟线，4是系统时钟线，5是总线申请线，6是总线响应线，7是读写控制线，8是静态存储器控制线，9是动态存储器控制线，10是动态存储器行列控制线，11是存储器选择控制线，12是动态存储器时钟线。高速并行总线允许各端口模块并行操作，全局存储器是各端口模块的公共资源，总线控制单元是控制各端口模块访问全局存储器的时序以及控制各端口模块对总线占用的核心。首先，来自各端口模块的地址信号通过地址线2传到总线控制单元并进而送到译码器、静态存储器控制器以及动态存储器控制器。译码器从地址信号中分析出判定是访问静态存储器还是访问动态存储器的存储器选择控制信号，通过存储器选择控制线11分别送到静态存储器控制器、动态存储器控制器和时钟发生器。时钟发生器从任意一个端口模块得到二倍频时钟信号，并通过二倍频时钟线3，传到时钟发生器，产生系统时钟信号和动态存储器时钟信号，其中的系统时钟信号通过系统时钟线4和高速并行总线送向各端口模块，同时送向仲裁器和静态存储器控制器。其中的动态存储器时钟信号通过动态存储器时钟线12送向动态存储器控制器，用以产生动态存储器控制信号的时序。访问静态存储器和动态存储器的系统时钟周期是不同的，它控制着整个系统的时序。仲裁器通过总线申请线5从各端口模块得到它们对总线的占用申请信号，在前述的系统时钟的控制下，依照循环优先权法则仲裁同时发生的申请，然后将是否允许端口模块占用总线的响应信号通过总线响应线6送到各端口模块。响应线的根数与申请线根数和端口模块的数目相同。来自各端口模块的读写信号通过读写控制线7传向总线控制单元，并分别被送到静态存储器控制器和动态存储器控制器。静态存储器控制器根据前述得到的地址信号、读写控制信号、存储器选择控制信号和系统时钟产生控制静态存储器的控制信号，并通过静态存储器控制线8送向静态存储器。动态存储器控制器根据前述得到的地址信号、读写控制信号、存储器选择控制信号和动态存储器时钟产生控制动态存储器的控制信号和动态存储器行列地址信号，并通过动态存储器控制线9和动态存储器控制线10送到动态存储器。静态存储器通过地址线2得到地址信号，并在前述总线控制单元发出的静态存储器控制信号控制下通过数据线1与高速并行总线上的各端口模块交换数据。动态存储器从前述总线控制单元得到动态存储器行列地址信号，和动态存储器控制信号，通过数据线1与高速并行总线上的各端口模块交换数据。
图3是总线接口单元原理框图。总线接口单元包括端口控制、总线控制、数据输出缓冲器、数据输入锁存器和地址缓冲器。图中13是端口数据线，14是端口等待线，15是端口地址线，16是端口读写控制线，17是数据输出缓冲器输入控制线，18是数据输入锁存器输出控制线，19是数据输入锁存器输入控制线，20是数据输出缓冲器输出控制线。
总线接口单元是实现端口模块对高速并行总线上全局存储器进行访问的接口。当端口模块要访问高速并行总线上的全局存储器时，端口模块将发出端口地址信号和端口读写控制信号，通过端口地址线15和端口读写控制线16送向总线接口单元的端口控制和地址缓冲器。端口控制从前述端口地址信号和读写控制信号中判断出端口模块需要占用总线时，就会通过高速并行总线的总线申请线5发出总线申请信号;同时判断出端口模块是进行读操作还是写操作，若是读操作，则端口控制通过数据输入锁存器输出控制线18向数据输入锁存器发出输出允许信号，数据输入锁存器将通过端口数据线13向端口模块发送数据信号，若是写操作，则端口控制通过数据输出缓冲器输入控制线17，向数据输出缓冲器发出输入允许信号，然后数据输出缓冲器将通过端口数据线13接收端口模块发出的数据信号;同时，端口控制将通过端口等待线14向端口模块发出等待信号，让端口模块等待总线接口单元与高速并行总线上的全局存储器交换数据。总线控制单元对各端口模块发出的总线申请信号进行分析后，总线控制单元通过总线响应线6向各端口模块发送总线响应信号，以判定哪个端口可以占用总线。当地址缓冲器从总线响应线6上得到允许占用总线的信号时，从端口地址线15和端口读写控制线16得到的端口地址信号和端口读写控制信号由地址缓冲器发送到高速并行总线的地址线2和读写控制线7上。当总线接口单元的总线控制从总线响应线6上得到允许占用总线的信号时，总线控制将根据地址线2和读写控制线7上得到的地址信号、读写控制信号以及系统时钟线4的信号确定的时序，判断若是读操作，则通过数据输入锁存器输入控制线19向数据输入锁存器发送输入允许信号，使高速并行总线上的数据线1的数据信号进入数据输入锁存器并锁存，再通过端口数据线13传向端口模块;若是写操作，则通过数据输出缓冲器输出控制线20向数据输出缓冲器发送输出允许信号，使数据输出缓冲器将由端口数据线11得到的数据信号发送到高速并行总线的数据线1上。当总线接口单元的端口控制通过总线响应线6得到允许占用总线的信号，并判断出数据输入锁存器或数据输出缓冲器已与高速并行总线上的全局存贮器交换完数据时，就通过端口等待线14向端口模块发送不再等待的信号，从而使端口模块结束对高速并行总线上全局存储器的访问操作。由此实现了各端口模块的并行操作，提高了数字信号的处理速度。
Claims (3)
1、一种个人计算机系统总线上的多总线数字信号处理系统，其特征在于系统由全局存储器、高速并行总线和总线控制单元、总线接口单元、一个以上的加速系统、一个以上的输入输出单元、输入输出控制单元以及IBM PC/AT总线系统组成；所述的加速系统是一个完整的局部CPU系统，通过所述的总线接口单元接入高速平行总线；所述的输入输出单元是一个端口模块，通过总线接口单元接入高速并行总线；所述的IBM PC/AT总线系统是一个端口模块，通过所述的总线接口单元接入高速平行总线，所述的输入输出控制单元接入IBM PC/AT总线和输入输出单元中间。
2、一种如权利要求1所述的数字信号处理系统，其特征在于其中所述的全局存储器包括静态存储器和动态存储器，所述的总线控制单元包括静态存储器控制单元、动态存储器控制单元、译码器、时钟发生器和仲裁器。
3、一种如权利要求1所述的数字信号处理系统，其特征在于其中所述的总线接口单元包括端口控制、总线控制、数据输出缓冲器、数据输入锁存器和地址缓冲器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 91109948 CN1071773A (zh) | 1991-10-24 | 1991-10-24 | 个人计算机系统总线上的多总线数字信号处理系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 91109948 CN1071773A (zh) | 1991-10-24 | 1991-10-24 | 个人计算机系统总线上的多总线数字信号处理系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1071773A true CN1071773A (zh) | 1993-05-05 |
Family
ID=4910072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 91109948 Pending CN1071773A (zh) | 1991-10-24 | 1991-10-24 | 个人计算机系统总线上的多总线数字信号处理系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1071773A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1061153C (zh) * | 1994-12-09 | 2001-01-24 | 日本电气株式会社 | 输入/输出设备和处理设备之间的总线仲裁 |
| CN100392630C (zh) * | 2004-07-28 | 2008-06-04 | 三星电子株式会社 | 具有主控制器和外围控制器的控制系统及总线连接方法 |
-
1991
- 1991-10-24 CN CN 91109948 patent/CN1071773A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1061153C (zh) * | 1994-12-09 | 2001-01-24 | 日本电气株式会社 | 输入/输出设备和处理设备之间的总线仲裁 |
| CN100392630C (zh) * | 2004-07-28 | 2008-06-04 | 三星电子株式会社 | 具有主控制器和外围控制器的控制系统及总线连接方法 |
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| PB01 | Publication | ||
| C01 | Deemed withdrawal of patent application (patent law 1993) | ||
| WD01 | Invention patent application deemed withdrawn after publication |