CN1137447C - 数据接口及使用数据接口的高速通信系统 - Google Patents

Abstract

本发明的数据接口及使用该接口的高速通信系统，在处理器间进行数据通信的数据接口具有按时钟信号将数据发送侧的写入侧处理器的数据写入的写入侧寄存器组、按后面的时钟将写入侧寄存器组中的数据传送并写入而且由数据接收侧的读出侧处理器读出数据的读出侧寄存器组13、根据所述写入侧处理器的地址信号与写入信号向所述写入侧寄存器组的寄存器有选择地写入的写入控制手段15、14-1～14-n、以及根据读出侧处理器的地址信号从所述读出侧寄存器组的寄存器有选择地读出的读出控制手段16、17构成，利用写入侧与读出侧的寄存器的双重缓存器结构，将地址信号与数据信号分别连接于写入侧与读出侧，各处理器能没有相互干扰地传送数据。

Description

数据接口及使用数据接口的高速通信系统

本发明涉及在处理器之间进行数据通信的数据接口及使用数据接口的高速通信系统。

本发明涉及利用由多个微处理器构成的多微处理器结构的运算处理系统对例如机械设备、电动机等控制对象进行控制等情况下的微处理器之间以更高速度进行数据通信的接口及使用数据接口的高速通信系统。

向来，在利用多个微处理器进行控制的情况下，有的微处理器从控制对象接收表现控制对象状态的信息，再根据该控制信息进行运算处理，对控制对象直接发出命令(下称控制侧处理器)，有的微处理器根据传送接口、主机接口及外部接口来的信息对单个或多个控制侧处理器发出命令(下称中央处理器)。在控制侧处理器与中央处理器之间，作为命令、消息及各种控制信息等的通信方法，可进行串行(serial)传送、并行(parallel)传送或使用双端口(dual port)存储器的传送。所谓使用双端口存储器的传送，是按照在控制侧与中央侧之间预先决定的传送步骤进行从控制侧、中央侧、或两侧向双端口存储器的读/写，进行命令、图像及各种控制信息等的通信。

在1个中央处理器与多个控制侧处理器之间进行各种控制信息通信时必须具备下面所述的条件。

(1)中央处理器向各控制侧处理器送出该信息的时间相对于各处理器进行高速取样的短时间高速运算周期来说是稍长一点，而在送出的时间内必须可靠地进行数据的通信。

(2)中央处理器与各控制侧处理器之间必须进行通信的数据有数十到数百个字单位，必须不超过电路功能一次能够送出的数据规模。

(3)考虑到各控制侧处理器进行的高速取样的短时间高速度运算的周期，中央处理器关于该信息的通信，对各控制侧处理器进行运算的时间有影响，但不能进行超过各控制侧处理器的运算周期的处理，又，与各控制侧处理器进行的该信息的通信，中央处理器也影响本身的处理时间，但不能进行超过中央处理器的运算周期的处理。

(4)中央处理器及控制侧处理器之间一次通信的控制信息数据形成具有一致性的数据块的形式，不能某一数据通信成功，而某一数据通信失败。

为了满足这些条件，在中央侧的一个和控制侧的多个处理器之间，如何实现各运算处理体系和电路，其实现方法如下。

在以往的串行传送方法中，可以选择同步或非同步传送。如果一个字是一个字节，而且收发一个字左右的信息，则进行通信的两个处理器能够互不干扰地进行通信。但是在必须进行通信的数据量超过上述数量时，接收侧如果怎么也不通知发送侧处理器已经接收到数据，则发送侧就不能传送后面的数据。其结果是，运算周期不同的2个处理器在进行通信的中央侧与控制侧的处理器之间必须有交换「发送完成/发送未完成」、「接收完成/接收未完成」的确认信息的握手动作，为了进行控制信息数据通信的确认处理，相互干涉相互的运算处理周期，全部处理时间过长。

又，可以考虑在以往的串行传送中在接口电路块的接收数据存储缓存器设置存储数十到数百字的数据的大缓存器，一旦接收的数据达到预定的数目，就产生接收完成标志，使得能够判断接收侧处理器是否可以开始接收数据。但是即使这样做，由于控制侧或中央处理器从串行接口的缓存器读出数据的时刻和串行接口将数据存入缓存器的时刻有冲突，运算周期长的处理器数据接收失败的可能性变大，数据不能以规定的取样周期可靠接收，数据接收的可靠性下降。

为了防止发生这样的情况，必须在通信端点两侧设置高速通信专用的处理器，一手进行出错处理等，但是在这种情况下，由于使用通信处理器，产生了这样的问题，就是通信处理器与中央处理器或控制侧处理器等使用怎么样的步骤能够可靠地进行控制信息数据的传送而不对相互的运算处理发生影响，中央处理器与控制侧处理器的通信也必须解决相同的问题。

在并行传送中，显然在传送时控制信息数据必须在双方取得同步的时刻进行通信。如果由于一方以中断等在控制信息数据的通信处理中进行别的处理，则数据传送不能执行。某一方必定要为另一原因执行中断处理，就导致相互干涉相互的运算处理周期，全部处理时间过长。

在使用双端口存储器的传送中，也可以用BUSY端子等禁止访问，使得在对一侧进行访问时不能访问另一侧，能够两侧不取得同步地工作。但是在运算周期短的各控制侧处理器预先读出双端口存储器中的数据时，运算处理周期长的中央处理器无法将控制信息数据写入双端口存储器(即传送数据)。虽然在失败后可以再次传送数据，但是在保持一度传送出的一连串的数据的一致性的控制信息的通信中，只有双端口存储器的电路结构是不能够在控制侧处理器设置双端口存储器的读出禁止期的。而且中央处理器再度送出数据使中央处理器的运算处理时间延长。

又例如日本专利实开平1-91959号公开了设置写入用和读出用的2个缓存器的方法，在接收写入信号或读出信号之后规定的时间后在两个缓存器之间进行数据传送。但是一旦相互传送的运算装置的运算速度不同、或是数据的通信频度不同，则会发生缓存器之间的数据传送不能可靠地进行的情况。

本发明是为了解决上述问题而作出的，其目的在于得到能够在处理器之间相互的运算处理操作和时间互不干涉地进行控制数据通信的数据接口及使用该数据接口的高速通信系统。

本发明的目的还在于得到使在处理器之间进行一次通信的控制信息数据能够构成一个数据块以保持一致性的数据传送的数据接口及使用这种数据接口的高速通信系统。

鉴于上述目的，本发明是一种在处理器之间进行数据通信的数据接口，其特征在于，具备按照时钟信号将发送数据一侧的写入侧处理器的数据进行写入的写入侧寄存器组，写入这些写入侧寄存器组的数据利用后来的时钟动作进行传送并写入的、而且由接收数据一侧的读出侧处理器读出数据的读出侧寄存器组，根据所述写入侧处理器的地址信号和写入信号向所述写入寄存器组中的寄存器有选择地进行写入用的写入控制手段，以及根据读出侧处理器的地址信号对所述读出侧寄存器组中的寄存器有选择地进行读出用的读出控制手段。

又，本发明的数据接口，其特征在于，所述写入控制手段具有根据所述写入侧处理器的地址信号和写入信号产生向所述写入寄存器组的寄存器有选择地进行写入用的写入用选择信号的寄存器写入用选择信号生成电路，以及写入侧选择电路，该写入侧选择电路在所述写入侧寄存器组的每一寄存器设置，通常选择将所述读出侧寄存器组对应的寄存器的数据加以反馈的数据，在根据所述写入用选择信号进行选择时，选择所述写入侧处理器的数据，然后将上述选择的数据提供给所述写入侧寄存器组的寄存器，所述读出控制手段由根据所述读出侧处理器的地址信号产生对所述读出侧寄存器组的寄存器有选择地进行读出用的读出用选择信号的寄存器读出用选择信号生成手段，以及连接于所述读出侧寄存器组的各寄存器、并将根据所述读出用选择信号选择的所述读出侧寄存器组的寄存器的数据输出到所述读出侧处理器的读出侧选择电路构成。

又，本发明的数据接口，其特征在于，所述写入控制手段在所述读出侧处理器进行读出期间禁止从所述写入侧寄存器组向所述读出侧寄存器组传送数据，而在读出完成之后自动进行传送。

又，本发明的数据接口，其特征在于，所述写入控制手段具有根据所述写入侧处理器的地址信号和写入信号产生向所述写入寄存器组的寄存器有选择地进行写入用的写入用选择信号的寄存器写入用选择信号生成电路，还具有写入侧选择电路及第2写入侧选择电路，该写入侧选择电路在所述写入侧寄存器组的每一寄存器设置，通常选择将所述写入侧寄存器组的寄存器的数据加以反馈的数据，在根据所述写入用选择信号进行选择时，选择所述写入侧处理器的数据，然后将上述选择的数据提供给所述写入侧寄存器组的寄存器，该第2写入侧选择电路在所述读出侧寄存器组的每一寄存器设置，通常选择所述写入侧寄存器组对应的寄存器的数据，在所述读出用处理器的读出信号处于读出状态时，选择将所述读出侧寄存器组的寄存器的数据加以反馈的数据，然后将上述选择的数据提供给所述读出侧寄存器组的寄存器，所述读出控制手段由根据所述读出侧处理器的地址信号产生对所述读出侧寄存器组的寄存器有选择地进行读出用的读出用选择信号的寄存器读出用选择信号生成手段，以及连接于所述读出侧寄存器组的各寄存器、并将根据所述读出用选择信号选择的所述读出侧寄存器组的寄存器的数据输出到所述读出侧处理器的读出侧选择电路构成。

又，本发明的数据接口，其特征在于，所述写入控制手段在所述写入侧处理器进行写入期间禁止从所述写入侧寄存器组向所述读出侧寄存器组传送数据，一旦向特定的地址写入，就向所述读出侧寄存器组集中进行数据传送。

又，本发明的数据接口，其特征在于，所述写入控制手段具有根据所述写入侧处理器的地址信号和写入信号产生向所述写入寄存器组的寄存器有选择地进行写入用的写入用选择信号的寄存器写入用选择信号生成电路，还具有写入侧选择电路、写入完成信号生成电路及第2写入侧选择电路，该写入侧选择电路在所述写入侧寄存器组的每一寄存器设置，通常选择将所述写入侧寄存器组的寄存器的数据加以反馈的数据，在根据所述写入用选择信号进行选择时，选择所述写入侧处理器的数据，然后将上述选择的数据提供给所述写入侧寄存器组的寄存器，该写入完成信号生成电路在根据所述写入侧处理器的地址信号和写入信号向规定的地址进行写入时产生从所述写入侧寄存器组向读出侧寄存器组集中进行数据传送用的写入完成信号，该第2写入侧选择电路在所述读出侧寄存器组的每一寄存器设置，通常选择将所述读出侧寄存器组的寄存器的数据反馈的数据，在所述写入完成信号显示写入完成时选择所述写入侧寄存器组对应的寄存器的数据，然后将上述选择的数据提供给所述读出侧寄存器组的寄存器，所述读出控制手段由根据所述读出侧处理器的地址信号产生对所述读出侧寄存器组的寄存器有选择地进行读出用的读出用选择信号的寄存器读出用选择信号生成手段，以及连接于所述读出侧寄存器组的各寄存器、并将根据所述读出用选择信号选择的所述读出侧寄存器组的寄存器的数据输出到所述读出侧处理器的读出侧选择电路构成。

又，本发明的数据接口，其特征在于，所述写入控制手段在所述读出侧处理器读入规定的地址空间的期间禁止从所述写入侧寄存器向读出侧寄存器传送数据，而一旦规定的地址空间的读出完成，就自动向所述读出侧寄存器组传送数据。

又，本发明的数据接口，其特征在于，所述写入控制手段具有根据所述写入侧处理器的地址信号和写入信号产生向所述写入寄存器组的寄存器有选择地进行写入用的写入用选择信号的寄存器写入用选择信号生成电路，还具有写入侧选择电路、读出完成信号生成电路及第2写入侧选择电路，该写入侧选择电路在所述写入侧寄存器组的每一寄存器设置，通常选择将所述写入侧寄存器组的寄存器的数据加以反馈的数据，在根据所述写入用选择信号进行选择时，选择所述写入侧处理器的数据，然后将上述选择的数据提供给所述写入侧寄存器组的寄存器，该读出完成信号生成电路在根据所述读出侧处理器的地址信号和读出信号从规定的地址读出时产生从所述写入侧寄存器组向读出侧寄存器集中传送数据用的读出完成信号，该第2写入侧选择电路在所述读出侧寄存器组的每一寄存器设置，通常选择将所述读出侧寄存器组的寄存器的数据反馈的数据，在所述读出完成信号显示读出完成时选择所述写入侧寄存器组对应的寄存器的数据，然后将上述选择的数据提供给所述读出侧寄存器组的寄存器，所述读出控制手段由根据所述读出侧处理器的地址信号产生对所述读出侧寄存器组的寄存器有选择地进行读出用的读出用选择信号的寄存器读出用选择信号生成电路，以及连接于所述读出侧寄存器组的各寄存器、并将根据所述读出用选择信号选择的所述读出侧寄存器组的寄存器的数据输出到所述读出侧处理器的读出侧选择电路构成。

又，本发明的数据接口，其特征在于，所述写入控制手段在所述写入侧处理器进行写入期间以及所述读出侧处理器读入规定的地址空间的期间禁止从所述写入侧寄存器组向所述读出侧寄存器组传送数据，而一旦完成向特定地址的写入或完成规定的地址空间的读出，就自动进行向所述读出侧寄存器组的数据传送。

又，本发明的数据接口，其特征在于，所述写入控制手段具有根据所述写入侧处理器的地址信号和写入信号产生向所述写入侧寄存器组的寄存器有选择地进行写入用的写入用选择信号的寄存器写入用选择信号生成电路，还具有写入侧选择电路、写入/读出完成信号生成电路及第2写入侧选择电路，该写入侧选择电路在所述写入侧寄存器组的每一寄存器设置，通常选择将所述写入侧寄存器组的寄存器的数据加以反馈的数据，在根据所述写入用选择信号进行选择时，选择所述写入侧处理器的数据，然后将上述选择的数据提供给所述写入侧寄存器组的寄存器，该写入/读出完成信号生成电路在根据所述写入侧处理器的地址信号和写入信号以及所述读出侧处理器的地址信号和读出信号向规定的地址进行写入时及从规定的地址进行读出时，产生从所述写入侧寄存器组向读出侧寄存器集中传送数据用的写入完成信号及读出完成信号，该第2写入侧选择电路在所述读出侧寄存器组的每一寄存器设置，通常选择将所述读出侧寄存器组的寄存器的数据反馈的数据，在所述写入完成信号及读出完成信号显示写入及读出完成时，选择所述写入侧寄存器组对应的寄存器的数据，然后将上述选择的数据提供给所述读出侧寄存器组的寄存器，所述读出控制手段由根据所述读出侧处理器的地址信号产生对所述读出侧寄存器组的寄存器有选择地进行读出用的读出用选择信号的寄存器读出用选择信号生成电路，以及连接于所述读出侧寄存器组的各寄存器、并将根据所述读出用选择信号选择的所述读出侧寄存器组的寄存器的数据输出到所述读出侧处理器的读出侧选择电路构成。

又，本发明的高速通信系统，其特征在于，具备第1处理器、与该第1处理器连接的高速通信专用处理器、通过该高速通信专用处理器与所述第1处理器连接并与所述第1处理器之间进行数据传送的第2处理器、以及在所述第1处理器与高速通信专用处理器之间以及该高速通信专用处理器与第2处理器之间分别设置的数据接口，所述数据接口包含发送数据一侧的所述处理器的数据根据时钟信号写入的写入侧寄存器组，这些写入侧寄存器组写入的数据按照后来的时钟动作进行传送并写入的、而且由接收数据一侧的所述处理器读出数据的读出侧寄存器组，根据发送所述数据一侧的处理器的地址信号和写入信号向所述写入寄存器组中的寄存器有选择地进行写入用的写入控制手段，以及根据发送所述数据一侧的处理器的地址信号从所述读出侧寄存器组中的寄存器有选择地进行读出用的读出控制手段。

图1是表示本发明一实施例的接口的结构的方框图。

图2是表示本发明另一实施例的接口的结构的方框图。

图3是表示本发明再一实施例的接口的结构的方框图。

图4是表示本发明再一实施例的接口的结构的方框图。

图5是表示本发明再一实施例的接口的结构的方框图。

图6是表示本发明再一实施例的高速通信系统的结构的方框图。

下面根据各实施例对本发明的数据接口及使用该数据接口的高速通信系统加以说明。而且在各实施例的图中相同或相当的部分以相同的符号表示。

实施例1

图1表示本发明一实施例的数据接口的结构。举个例子，该数据接口分别设置于例如电梯的群管理系统的、对作为控制对象的电梯群直接输出命令的控制侧处理器与根据各楼层的呼叫按钮和电梯轿厢内的目的楼层指示按钮等来的信息对单个或多个所述控制侧处理器发出命令的中央处理器之间。所谓写入侧处理器表示送出数据的一侧的处理器，而读出侧处理器表示接收数据的一侧的处理器。又，在这样的电梯群管理系统中所传送的数据是控制信息数据。

在图1中，10a～10e分别是输入信号端子，在端子10a～10c分别输入写入侧处理器的地址信号、写入信号、数据信号，在端子10d输入寄存器写入用的时钟信号，在端子10e输入读出侧处理器的地址信号。11是输出信号端子，向读出侧处理器输出数据信号。

12是从写入侧处理器写入数据的寄存器电路12-1～12-n构成的写入侧寄存器组，13是从读出侧处理器读出数据的寄存器电路13-1～13n构成的读出侧寄存器组。

14-1～14-n是选择写入侧处理器来的数据信号与对应的读出侧寄存器13-1～13-n来的反馈数据、并分别提供给写入侧的寄存器电路12-1～12-n的各寄存器电路上设置的写入侧选择电路，15是根据写入侧处理器的地址信号10a与写入信号10b生成对在寄存器电路12-1～12-n中的相应的寄存器电路进行写入用的写入用选择信号的寄存器写入用选择信号生成电路。

又，寄存器电路12-1～12-n、13-1～13-n以及选择电路14-1～14-n分别设置了作为相同数据写入的字数(n)的数量。

16是根据读出侧寄存器的地址信号10e生成对寄存器电路13-1～13-n中的相应的寄存器电路来的数据信号进行选择、输出到读出侧处理器用的寄存器读出用选择信号的寄存器读出用选择信号生成电路，17是根据上述读出用选择信号、将所选择的读出侧的寄存器电路的数据信号输出到读出侧处理器的数据总线的读出侧选择电路。

还有，写入侧选择电路14-1～14n及寄存器写入用选择信号生成电路15构成写入控制手段，寄存器读出用选择信号生成电路16及读出侧选择电路17构成读出控制手段。

下面对动作加以说明。通常动作时一旦从写入侧处理器输出的地址信号与写入信号处于有效状态，寄存器写入用选择信号生成电路15就生成选择信号，以控制选择电路14-1～14-n，将写入侧处理器的数据总线的数据信号10c依序写入写入侧寄存器电路12-1～12-n。例如在利用选择信号选择了选择电路14-1的状态下，利用时钟信号10d通过选择电路14-1将写入侧处理器的数据信号10c写入寄存器电路12-1。然后，利用下一时钟动作将写入侧寄存器电路12-1的内容传送、写入该寄存器电路12-1上连接的对应的读出侧寄存器电路13-1。

一旦写入动作结束，写入侧的写入信号10b变成无效状态(不表示写入动作的状态)，选择信号生成电路15为了保持寄存器电路的内容，就生成使各选择电路14-1～14-n上分别连接的对应的读出侧寄存器13-1～13-n中存储的数据信号反馈到写入侧寄存器电路12-1～12-n的选择信号。

另一方面，一旦向寄存器读出用选择信号生成电路16输入读出侧处理器的地址信号10e，就在读出侧选择电路17产生寄存器读出用选择信号，选择电路17根据该选择信号读出相应的读出侧寄存器电路13的值作为数据信号输出到读出侧处理器。

采用这样分别具有写入侧寄存器电路12-1～12-n与读出侧寄存器13-1～13-n的双缓存器结构，可以通过将地址信号和数据信号分别连接到写入侧和读出侧，以此可以进行各处理器不相互干涉的数据传送。

实施例2

图2表示本发明另一实施例的数据接口的结构。在本实施例中，特别为了使写入动作和读出动作完全独立、以提高可靠性，在读出侧处理器进行读出动作时，即使是写入侧处理器刚才结束写入动作也不将写入侧寄存器电路12的值自动传送到读出侧寄存器电路13，而在读出动作完成后使写入侧寄存器12的值自动传送到读出侧寄存器13。

的图2中，读出侧寄存器组13的各寄存器电路13-1～13-n的每一个上所设置的第2写入侧选择电路18-1～18-n根据从输入信号端子10f输入的读出侧处理器的读出信号，选择写入侧寄存器组12连接的对应的寄存器电路来的数据和将读出侧寄存器组13的数据反馈的数据中的某一个，分别提供给上述读出侧的各寄存器电路13-1～13-n。

还有，写入侧选择电路14-1～14-n、寄存器写入用选择信号生成电路15及第2写入侧选择电路18-1～18-n构成写入控制手段，寄存器读出用选择信号生成电路16及读出侧选择电路17构成读出控制手段。

选择电路18通常利用写入侧的寄存器12刚被写入后的时钟同步动作选择状态，以使读出侧连接的对应的寄存器电路12的数据被写入该选择电路18，但是一旦读出侧处理器开始读出动作，读出信号10f变成有效状态(表示读出动作状态)，就将读出侧的寄存器电路13的数据值加以反馈，造成维持现有数值的状态。一旦读出信号10f变成无效状态(表示无读出动作)，就恢复通常状态，即成为选择写入侧寄存器12来的数据的状态，根据下一时钟同步信号自动将写入侧寄存器电路12的数据传送到读出侧寄存器电路13。

借助于此，可以进行数据传送而又完全不发生读出侧处理器的读出动作对写入侧处理器的写入动作的影响。

实施例3

图3表示本发明又一实施例的数据接口的结构。在本实施例中，特别是在从写入侧处理器的写入全部完成的时刻，使数据从写入侧寄存器电路12向读出侧寄存器电路13集中传送。

在图3中，设置写入完成信号生成电路19，该生成电路19生成各第2写入侧选择电路18-1～18-n的选择信号以决定读出侧的寄存器电路13-1～13-n的输入。

而且，写入侧选择电路14-1～14-n、寄存器写入用选择信号生成电路15、第2写入侧选择电路18-1～18-n及写入完成信号生成电路19构成写入控制手段，寄存器读出用选择信号生成电路16及读出侧选择电路17构成读出控制手段。

在实施例2中由读出侧处理器的读出信号生成选择信号，而这里将写入侧处理器的地址信号10a与写入信号10b作为向读出侧寄存器13传送数据的条件使用。在写入完成信号生成电路19根据对写入侧处理器的某一特定地址的写入动作产生允许从写入侧的寄存器电路12向对应的读出侧的各寄存器电路13传送数据的写入完成信号。亦即写入侧处理器在对所有的写入侧的寄存器电路12进行写入之后，在某一特定地址进行写入，借助于此，可以从所有的写入侧寄存器电路12-1～12-n向读出侧寄存器电路13-1～13-n集中传送数据。

还有，如图3所示，也可以在写入完成信号生成电路19的完成信号生成条件上加上实施例2的读出侧处理器的读出信号10f，在这种情况下，以读出侧处理器没有进行读出动作的情况作为当然条件生成写入完成信号。

实施例4

图4表示本发明再一实施例的数据接口的结构。在本实施例中，特别是在考虑时间经过等，读出侧处理器读出数据时作为一连串具有一致性的数据读出的情况下，在读出侧处理器正在读出某一地址空间的时间内，使从写入侧的寄存器12到读出侧的寄存器13的数据的自动传送停止进行。

在图4中，设置读出完成信号生成电路20，该生成电路20生成各第2写入侧选择电路18-1～18-n的选择信号以决定读出侧的寄存器电路13-1～13-n的输入。然后，将读出侧处理器的地址信号10e和读出信号10f作为向读出侧的寄存器电路13传送数据的条件使用。

而且，写入侧选择电路14-1～14-n、寄存器写入用选择信号生成电路15、第2写入侧选择电路18-1～18-n及读出完成信号生成电路20构成写入控制手段，寄存器读出用选择信号生成电路16及读出侧选择电路17构成读出控制手段。

因此在读出侧处理器读完某一空间之前不从写入侧寄存器电路12向读出侧寄存器电路13传送数据，所以在某一地址空间内读出的一连串的数据在时间上是统一的，作为一连串的具有一致性的数据是可靠的。

实施例5

图5表示本发明又再一实施例的数据接口的结构。在本实施例中将实施例2、3及4的功能加以组合，在从写入侧处理器的写入全部完成的时刻，从写入侧寄存器电路12向读出侧寄存器电路13集中传送数据，同时在读出侧处理器读出某一地址空间的时间内，不进行从写入侧寄存器电路12到读出侧寄存器电路13的数据自动传送。

在图5中，设置写入/读出完成信号生成电路21，该生成电路21生成各第2写入侧选择电路18-1～18-n的选择信号以决定读出侧的寄存器电路13-1～13-n的输入。然后，将写入侧处理器的地址信号10a与写入信号10b、以及读出侧处理器的地址信号10e与读出信号10f作为向读出侧寄存器电路13传送数据的条件。

而且，写入侧选择电路14-1～14-n、寄存器写入用选择信号生成电路15、第2写入侧选择电路18-1～18-n及写入/读出完成信号生成电路21构成写入控制手段，寄存器读出用选择信号生成电路16及读出侧选择电路17构成读出控制手段。

因此在写入侧处理器在对全部写入侧寄存器电路12进行写入之后，在某一特定的地址进行写入，借助于此，可以从全部写入侧寄存器电路12-1～12-n向读出侧寄存器电路13-1～13-n集中进行数据传送，同时在读出侧处理器读完某一空间之前不从写入侧寄存器电路12向读出侧寄存器电路13传送数据，所以在某一地址空间内读出的一连串数据在时间上是统一的，作为一连串具有一致性的数据是可靠的。

实施例6

图6表示本发明又再一实施例的高速通信系统的结构。在图中，40是作为第1处理器的中央处理器，41是作为第2处理器的控制侧处理器，42是连接中央处理器40和控制侧处理器41的高速通信专用处理器，而43a、43b是上述各实施例中说明过的数据接口，分别连接于中央处理器40与高速通信专用处理器42之间以及高速通信专用处理器42与控制侧处理器41之间。

于是在中央处理器40与高速通信专用处理器42之间、以及高速通信专用处理器42与控制侧处理器41之间分别进行数据传送的情况下，在各两者之间发送数据一侧的处理器成为写入侧处理器，接收数据一侧的处理器成为读出侧处理器，数据接口43a、43b获得上述各实施例中说明的效果。

如上所述，采用本发明，在处理器之间进行数据通信的数据接口具有按照时钟信号将发送数据一侧的写入侧处理器的数据进行写入的写入侧寄存器组，写入这些写入侧寄存器的数据利用后来的时钟动作进行传送并写入的、而且由接收数据一侧的读出侧处理器读出数据的读出侧寄存器组，根据上述写入侧处理器的地址信号和写入信号向上述写入寄存器组中的寄存器有选择地进行写入用的写入控制手段，以及根据读出侧处理器的地址信号对上述读出侧寄存器组中的寄存器有选择地进行读出用的读出控制手段，构成了写入侧寄存器与读出侧寄存器的双重缓存器结构，借助于此，分别在写入侧和读出侧连接地址信号与数据信号，因此能够在各处理器不相互干涉的情况下进行数据通信。

又，在本发明中，上述写入控制手段在上述读出侧处理器进行读出期间禁止从上述写入侧寄存器组向上述读出侧寄存器组传送数据，而在读出完成之后自动进行传送，因此读出侧处理器的读出动作对写入侧处理器的写入动作完全没有影响，所以能够提高数据传送的可靠性。

又，在本发明中上述写入控制手段在上述写入侧处理器进行写入期间禁止从上述写入侧寄存器组向上述读出侧寄存器组传送数据，一旦向特定的地址写入，就向上述读出侧寄存器组集中进行数据传送，因此能够在写入侧处理器的所希望的一连串寄存器写入完成的时刻，向读出侧寄存器集中传送数据。

又，在本发明中上述写入控制手段在上述读出侧处理器读入规定的地址空间的期间禁止从上述写入侧寄存器组向读出侧寄存器组传送数据，而一旦规定的地址空间的读出完成，就自动进行向上述读出侧寄存器组的数据传送，因此在读出侧处理器读入某一地址空间的期间没有从写入侧寄存器向读出侧寄存器传送数据，所以读出侧处理器一侧的某一地址空间一定能够作为一连串具有一致性的数据读入。

又，在本发明中上述写入控制手段在上述写入侧处理器进行写入期间以及上述读出侧处理器读入规定的地址空间的期间禁止从上述写入侧寄存器组向上述读出侧寄存器组传送数据，而一旦完成向特定地址的写入或完成规定的地址空间的读出，就自动进行向上述读出侧寄存器组的数据传送，因此能够在写入侧处理器的所希望的一连串寄存器写入完成时，向读出侧寄存器集中传送数据，同时由于读出侧处理器读入某一地址空间的期间没有从写入侧寄存器向读出侧寄存器传送数据，所以读出侧处理器一侧的某一地址空间一定能够作为一连串具有一致性的数据读入。

又，本发明的高速通信系统具备第1处理器、与该第1处理器连接的高速通信专用处理器、通过该高速通信专用处理器与所述第1处理器连接并与所述第1处理器之间进行数据传送的第2处理器、以及在所述第1处理器与高速通信专用处理器之间以及该高速通信专用处理器与第2处理器之间分别设置的数据接口，所述数据接口包含发送数据的一侧的所述处理器的数据根据时钟信号写入的写入侧寄存器组，这写入侧寄存器组写入的数据按照后来的时钟动作进行传送并写入的、而且由接收数据一侧的所述处理器读出数据的读出侧寄存器组，根据发送所述数据一侧的处理器的地址信号和读出信号向所述写入寄存器组中的寄存器有选择地进行写入用的写入控制手段，以及根据发送所述数据一侧的处理器的地址信号从所述读出侧寄存器组中的寄存器有选择地进行读出用的读出控制手段，因此即使在写入侧处理器与读出侧处理器之间设置高速通信专用处理器的情况下，也能够在写入侧处理器与高速通信专用处理器之间以及高速通信专用处理器与读出侧处理器之间进行高速数据传送而不发生相互干涉、不发生对相互运算处理的影响。

Claims (11)

1.一种在处理器之间进行通信的数据接口，其特征在于，具备：

写入侧寄存器组，按照时钟信号将发送数据一侧的写入侧处理器的数据写入到所述写入侧寄存器组，

读出侧寄存器组，写入这些写入侧寄存器组的数据利用后来的时钟动作进行传送并写入到所述读出侧寄存器组，由接收数据一侧的读出侧处理器读出这些数据，

根据所述写入侧处理器的地址信号和写入信号向所述写入寄存器组中的寄存器有选择地进行写入用的写入控制手段，以及

根据读出侧处理器的地址信号对所述读出侧寄存器组中的寄存器有选择地进行读出用的读出控制手段。

2.根据权利要求1所述的数据接口，其特征在于，所述写入控制手段具有

根据所述写入侧处理器的地址信号和写入信号产生向所述写入侧寄存器组中的寄存器有选择地进行写入用的写入用选择信号的寄存器写入用选择信号生成电路，

以及写入侧选择电路，所述写入侧选择电路在所述写入侧寄存器组的每一寄存器设置，选择将所述读出侧寄存器组对应的寄存器的数据加以反馈而得到的数据，在根据所述写入用选择信号进行选择时，选择所述写入侧处理器的数据，然后将上述选择的数据提供给所述写入侧寄存器组的寄存器，

所述读出控制手段由

根据所述读出侧处理器的地址信号产生对所述读出侧寄存器组中的寄存器有选择地进行读出用的读出用选择信号的寄存器读出用选择信号生成手段，以及

连接于所述读出侧寄存器组的各寄存器、并将根据所述读出用选择信号选择的所述读出侧寄存器组的寄存器的数据输出到所述读出侧处理器的读出侧选择电路构成。

3.根据权利要求1所述的数据接口，其特征在于，所述写入控制手段在所述读出侧处理器进行读出期间禁止从所述写入侧寄存器组向所述读出侧寄存器组传送数据，而在读出完成之后自动进行传送上述数据。

4.根据权利要求3所述的数据接口，其特征在于，所述写入控制手段具有

根据所述写入侧处理器的地址信号和写入信号产生向所述写入寄存器组中的寄存器有选择地进行写入用的写入用选择信号的寄存器写入用选择信号生成电路，

还具有写入侧选择电路及第2写入侧选择电路，

所述写入侧选择电路在所述写入侧寄存器组的每一寄存器设置，通常选择将所述写入侧寄存器组的寄存器的数据加以反馈的数据，在根据所述写入用选择信号进行选择时，选择所述写入侧处理器的数据，然后将上述选择的数据提供给所述写入侧寄存器组的寄存器，

所述第2写入侧选择电路在所述读出侧寄存器组的每一寄存器设置，通常选择将所述写入侧寄存器组对应的寄存器的数据，在所述读出用处理器的读出信号处于读出状态时，选择将所述读出侧寄存器组的寄存器的数据加以反馈的数据，然后将上述选择的数据提供给所述读出侧寄存器组的寄存器，

所述读出控制手段由

根据所述读出侧处理器的地址信号产生对所述读出侧寄存器组中的寄存器有选择地进行读出用的读出用选择信号的寄存器读出用选择信号生成手段，以及

连接于所述读出侧寄存器组的各寄存器、并将根据所述读出用选择信号选择的所述读出侧寄存器组的寄存器的数据输出到所述读出侧处理器的读出侧选择电路构成。

5.根据权利要求1所述的数据接口，其特征在于，

所述写入控制手段在所述写入侧处理器进行写入期间禁止从所述写入侧寄存器组向所述读出侧寄存器组传送数据，一旦向特定的地址写入，就向所述读出侧寄存器组集中进行数据传送。

6.根据权利要求5所述的数据接口，其特征在于，所述写入控制手段具有

根据所述写入侧处理器的地址信号和写入信号产生向所述写入寄存器组中的寄存器有选择地进行写入用的写入用选择信号的寄存器写入用选择信号生成电路，

还具有写入侧选择电路、写入完成信号生成电路及第2写入侧选择电路，

所述写入侧选择电路在所述写入侧寄存器组的每一寄存器设置，通常选择将所述写入侧寄存器组的寄存器的数据加以反馈的数据，在根据所述写入用选择信号进行选择时，选择所述写入侧处理器的数据，然后将上述选择的数据提供给所述写入侧寄存器组的寄存器，

所述写入完成信号生成电路在根据所述写入侧处理器的地址信号和写入信号向规定的地址进行写入时产生从所述写入侧寄存器组向读出侧寄存器组集中进行数据传送用的写入完成信号，

所述第2写入侧选择电路在所述读出侧寄存器组的每一寄存器设置，通常选择将所述读出侧寄存器组的寄存器的数据反馈的数据，在所述写入完成信号显示写入完成时选择所述写入侧寄存器组对应的寄存器的数据，然后将上述选择的数据提供给所述读出侧寄存器组的寄存器，

所述读出控制手段由

根据所述读出侧处理器的地址信号产生对所述读出侧寄存器组的寄存器有选择地进行读出用的读出用选择信号的寄存器读出用选择信号生成手段，以及

连接于所述读出侧寄存器组的各寄存器、并将根据所述读出用选择信号选择的所述读出侧寄存器组的寄存器的数据输出到所述读出侧处理器的读出侧选择电路构成。

7.根据权利要求1所述的数据接口，其特征在于，

所述写入控制手段在所述读出侧处理器读入规定的地址空间的期间禁止从所述写入侧寄存器向读出侧寄存器传送数据，而一旦规定的地址空间的读出完成，就自动进行向所述读出侧寄存器组的数据传送。

8.根据权利要求7所述的数据接口，其特征在于，所述写入控制手段具有

根据所述写入侧处理器的地址信号和写入信号产生向所述写入寄存器组的寄存器有选择地进行写入用的写入用选择信号的寄存器写入用选择信号生成电路，

还具有写入侧选择电路、读出完成信号生成电路及第2写入侧选择电路，

所述写入侧选择电路在所述写入侧寄存器组的每一寄存器设置，通常选择将所述写入侧寄存器组的寄存器的数据加以反馈的数据，在根据所述写入用选择信号进行选择时，选择所述写入侧处理器的数据，然后将上述选择的数据提供给所述写入侧寄存器组的寄存器，

所述读出完成信号生成电路在根据所述读出侧处理器的地址信号和读出信号从规定的地址进行读出时产生从所述写入侧寄存器组向读出侧寄存器集中传送数据用的读出完成信号，

所述第2写入侧选择电路在所述读出侧寄存器组的每一寄存器设置，通常选择将所述读出侧寄存器组的寄存器的数据反馈的数据，在所述读出完成信号显示读出完成时选择所述写入侧寄存器组对应的寄存器的数据，然后将上述选择的数据提供给所述读出侧寄存器组的寄存器，

所述读出控制手段由

根据所述读出侧处理器的地址信号产生对所述读出侧寄存器组的寄存器有选择地进行读出用的读出用选择信号的寄存器读出用选择信号生成手段，以及

连接于所述读出侧寄存器组的各寄存器、并将根据所述读出用选择信号选择的所述读出侧寄存器组的寄存器的数据输出到所述读出侧处理器的读出侧选择电路构成。

9.根据权利要求1所述的数据接口，其特征在于，

所述写入控制手段在所述写入侧处理器进行写入期间以及所述读出侧处理器读入规定的地址空间的期间禁止从所述写入侧寄存器组向所述读出侧寄存器组传送数据，而一旦完成向特定地址的写入或完成规定的地址空间的读出，就自动进行向所述读出侧寄存器组的数据传送。

10.根据权利要求9所述的数据接口，其特征在于，所述写入控制手段具有

根据所述写入侧处理器的地址信号和写入信号产生向所述写入侧寄存器组的寄存器有选择地进行写入用的写入用选择信号的寄存器写入用选择信号生成电路，

还具有写入侧选择电路、写入/读出完成信号生成电路及第2写入侧选择电路，

所述写入侧选择电路在所述写入侧寄存器组的每一寄存器设置，通常选择将所述写入侧寄存器组的寄存器的数据加以反馈的数据，在根据所述写入用选择信号进行选择时，选择所述写入侧处理器的数据，然后将上述选择的数据提供给所述写入侧寄存器组的寄存器，

所述写入/读出完成信号生成电路在根据所述写入侧处理器的地址信号和写入信号以及所述读出侧处理器的地址信号和读出信号向规定的地址进行写入时及从规定的地址进行读出时，产生从所述写入侧寄存器组向读出侧寄存器集中传送数据用的写入完成信号及读出完成信号，

所述第2写入侧选择电路在所述读出侧寄存器组的每一寄存器设置，通常选择将所述读出侧寄存器组的寄存器的数据反馈的数据，在所述写入完成信号及读出完成信号显示写入及读出完成时，选择所述写入侧寄存器组对应的寄存器的数据，然后将上述选择的数据提供给所述读出侧寄存器组的寄存器，

所述读出控制手段由

根据所述读出侧处理器的地址信号产生对所述读出侧寄存器组的寄存器有选择地进行读出用的读出用选择信号的寄存器读出用选择信号生成电路，以及

连接于所述读出侧寄存器组的各寄存器、并将根据所述读出用选择信号选择的所述读出侧寄存器组的寄存器的数据输出到所述读出侧处理器的读出侧选择电路构成。

11.一种高速通信系统，其特征在于，具备

第1处理器、与该第1处理器连接的高速通信专用处理器、通过该高速通信专用处理器与所述第1处理器连接并与所述第1处理器之间进行数据传送的第2处理器、以及在所述第1处理器与高速通信专用处理器之间以及该高速通信专用处理器与第2处理器之间分别设置的数据接口，

所述数据接口包含

写入侧寄存器组，发送数据一侧的所述处理器的数据根据时钟信号写入到所述写入侧寄存器组，

读出侧寄存器组，这些写入侧寄存器组中写入的数据按照后来的时钟动作进行传送并写入到所述读出侧寄存器组，由接收数据一侧的所述处理器读出这些数据，

根据发送所述数据一侧的处理器的地址信号和写入信号向所述写入寄存器组中的寄存器有选择地进行写入用的写入控制手段，以及

根据发送所述数据一侧的处理器的地址信号从所述读出侧寄存器组中的寄存器有选择地进行读出用的读出控制手段。

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