CN1378148A - 一种直接存储器访问控制器及其控制方法 - Google Patents

Abstract

本发明公开了一种直接存储器访问控制器DMA及其控制方法,采用命令队列方式进行数据传输,把要传输的数据传输命令写在多个DMA命令中并存放在DMA控制器里的多个命令寄存器组中,且其中的DMA命令可以顺序前移,方便的完成非连续空间的数据传输,简化了设计复杂度,避免了读取命令延时导致的丢失数据的危险,用户设置命令简单。本发明综合了直接方式和链式方式两方面的优点,控制简单。

Description

一种直接存储器访问控制器及其控制方法

本发明涉及计算机技术中微处理器系统，尤其涉及信号、数据在存储器、输入/输出设备或者中央处理器之间的传送，具体的说，涉及直接存储器访问控制器DMA(Direct Memory Access)及其控制方法。

传统的DMA控制器一般采用两种传输方式。一种是直接方式，即CPU把一个DMA传输命令(包括源地址、目的地址、数据量、控制字)写入DMA控制器的内部寄存器，DMA控制器根据这个DMA传输命令控制总线完成数据传输任务。另一种是链式方式，在链式方式下，CPU把DMA的命令描述符和DMA传输命令放在存储器内，该命令描述符指明了对应DMA命令在存储器中的地址、下一个命令描述符在存储器中的地址以及控制信息。DMA控制器根据CPU写入其内部寄存器中第一个命令描述符从存储器中读入传输命令和下一个描述符，开始数据传输。一个命令传输完成后，DMA控制器读入新的传输命令和新的命令描述符，再执行新的传输命令；直到命令链上所有的传输命令执行完成为止，该过程结束。由上述两种传输方式的比较可知，直接方式控制简单，但是很难处理数据在非连续空间传输的情况，它中断的次数比链式模式要多，从而增加了CPU的时间开销；链式方式虽然方便处理多个命令的情况，但控制复杂，使用不方便。在高速数据传输过程中，为避免丢失数据，要求DMA控制器的命令间隔不能超过实际数据传输需要的最长时间间隔。在直接方式下，因为DMA控制器执行新的命令需要插入CPU中断响应时间，所以在高速数据传输中容易丢失数据；而在链式模式下，虽然可以不插入CPU中断响应时间，但仍然要从存储器中读取描述符和DMA命令，如果考虑到读取存储器的延时在高速传输中仍然面临丢失数据的危险。

本发明的目的在于提出一种DMA控制器及其控制方法，能方便地处理数据在非连续空间传输的情况，并能避免在高速数据传输中丢失数据，既实现链式工作模式的功能，又简化链式工作模式的设计复杂度。

本发明公开的一种直接存储器访问控制器DMA(Direct MemoryAccess)，包括传输数据用的DBUS地址总线和数据总线，暂存数据FIFO单元，使DMA控制器可以作为从设备被CPU访问的读写控制逻辑单元和控制DMA命令执行的控制执行部件；还包括可存放两个以上命令的两个以上命令寄存器组，每组命令寄存器包括控制寄存器CR、数据量寄存器WCR、目的地址寄存器DAR和源地址寄存器SAR；所述命令寄存器组顺序相联，且第一命令寄存器组与所述控制执行部件相联，该控制执行部件与暂存数据的数据FIFO相联，该控制执行部件及暂存数据的数据FIFO还连接所述数据总线；最后一个命令寄存器组与所述读写控制逻辑单元相联，该读写控制逻辑单元的地址译码使CPU可以通过数据总线CBUS访问每一个命令寄存器组。

本发明公开的一种直接存储器访问控制器DMA(Direct Memory Access)的控制方法，包括下述步骤：

①CPU把两个以上包括源地址、目的地址、数据量和控制字的DMA传输命令分别写入DMA控制器的两个以上内部寄存器组；

②DMA控制器接收到数据传输请求后，根据第一命令寄存器组中的DMA传输命令控制总线完成数据传输任务，并使第一命令寄存器组中数据量寄存器WCR0的值为0；

③如果此时其它命令寄存器组非空即其相应数据量寄存器WCR1、WCR2、…有一个不为0，则控制执行部件发出一个命令前移信号并完成下述动作：第二命令寄存器组中的命令前移到第一命令寄存器组中；第三命令寄存器组中的命令前移到第二命令寄存器组中，如此顺序前移；

④如果在命令前移时存在CPU写最后一个命令寄存器组的请求，则该命令寄存器组接受CPU写入的新值，否则该命令寄存器组装入一个空命令即相应数据量寄存器WCR装入0；

⑤重复上述步骤①②③④，完成全部命令寄存器组中所有的数据传输，此时命令队列为空，即各个数据量寄存器WCR全为0。

本发明由于采用命令队列方式进行数据传输，把数据传输的DMA命令写在DMA控制器里的多个寄存器组中，因此，可以方便的完成非连续空间的数据传输。同时由于多个DMA命令位于DMA控制器的命令队列中，用户设置命令时不必考虑链式模式中的描述符，也不必把DMA命令放在存储器中，既简化了设计复杂度，又提高了命令切换速度(只需一两个时钟周期就可以完成命令切换)，避免了读取命令延时导致的丢失数据的危险。本发明综合了直接方式和链式方式两方面的优点，控制简单。

下面结合附图对本发明作进一步详细说明：

图1是DMA控制器工作原理示意图。

图2是DMA控制器命令队列电路结构示意图。

图1中虚框内是本发明DMA控制器的命令队列的一个例子，该命令队列共可存放三个命令，图2是命令队列电路结构示意图。三个DMA命令分别存放在103、104、105三组命令寄存器中。每组命令寄存器包括四个寄存器，即控制寄存器、数据量寄存器、目的地址寄存器、源地址寄存器。第一命令寄存器组103对应的四个寄存器是控制寄存器CR0 201、数据量寄存器WCR0 207、目的地址寄存器DAR0 212、源地址寄存器SAR0 219；第二命令寄存器组104对应的四个寄存器是控制寄存器CR1 203、数据量寄存器WCR1 209、目的地址寄存器DAR1 214、源地址寄存器SAR1 221；第三命令寄存器组105对应的四个寄存器是控制寄存器CR2 205、数据量寄存器WCR2 211、目的地址寄存器DAR2 216、源地址寄存器SAR2 223。经过读写控制逻辑单元106的地址译码，总线CBUS 109可以读写DMA控制器的命令队列中的任一组命令寄存器。

DMA控制器根据命令队列中的内容传输数据时可以通过DBUS数据总线107先把数据从源地址读到DMA控制器暂存数据的数据FIFO 101中，然后再把数据FIFO 101中的数据通过地址总线DBUS 108发送到目的地址。如果DMA控制器指向的源设备和目的设备支持总线数据直接交换，则数据可以不通过FIFO中转。

DMA控制器的控制执行部件102控制当前DMA命令(命令寄存器组103中存放的DMA命令)的执行，完成当前命令定义的数据传输。

DMA控制器通过数据总线DBUS 107、地址总线DBUS 108进行数据传输，并通过通道CBUS 109作为从设备被CPU访问。DMA控制器进行数据传输的DBUS总线107、108和被CPU访问的通道CBUS 109可以是同一条总线，也可以是两条独立的总线。两者导致的性能差异是当DBUS和CBUS是同一条总线时，DMA控制器传输数据时不能接受CPU的访问；而对于DBUS和CBUS不是同一条总线时，DMA控制器在传输数据时可以接受CPU的访问，即当DMA控制器正在执行当前命令的时候，如果此时第三命令寄存器组105中命令已经被前移到104或103，CPU就可以向第三命令寄存器组105中写入新命令，从而实现DMA控制器连续不断的执行传输命令的功能。下文的描述假设DBUS和CBUS是两条不同的总线。

命令队列的工作过程如下：控制执行部件102执行第一命令寄存器组103中的当前命令，完成后数据量寄存器WCR0为0，如果此时其它命令寄存器组104或105非空即数据量寄存器WCR1或WCR2不为0，则控制执行部件102发出一个命令前移信号。命令队列接收到命令前移信号后，完成下述动作：第二命令寄存器组104中的命令前移到第一命令寄存器组103中；第三命令寄存器组105中的命令前移到第二命令寄存器组104中；如果此时存在CPU写第三命令寄存器组105的请求，则第三命令寄存器组105接受CPU写入的新值，否则第三命令寄存器组105装入一个空命令即WCR2装入0，如此完成所有的数据传输，此时命令队列全为空，即WCR0、WCR1、WCR2全为0。

图2是DMA控制器命令队列电路结构示意图，它更直观的说明了图1的工作原理。

图2所示命令队列对应图1中三个命令寄存器组103、104、105，图2中还包括六个二选一选择器202、204、210、215、224、222；三个三选一选择器208、213、220以及三个加法器206、217、218。

第一命令寄存器组103对应的四个命令寄存器CR0 201、WCR0 207、DAR0212、SAR0 219中的数据可能来源于第二命令寄存器组104对应的四个命令寄存器CR1 203、WCR1 209、DAR1 214、SAR1 221，也可能来源于CBUS 109(CPU访问DMA通道)，这种选择可以通过二选一选择器202、三选一选择器208、213和220来实现。命令前移信号产生的条件是WCR0为0，WCR1或WCR2非零，且DMA控制器的数据传输请求标志有效，当命令队列接收到控制执行部件102发出的命令前移信号后，第一命令寄存器组103对应的四个命令寄存器CR0 201、WCR0 207、DAR0 212、SAR0 219选择第二命令寄存器组104对应的四个命令寄存器CR1 203、WCR1 209、DAR1 214、SAR1221中的值打入。数据传输请求可能来自于DMA捕捉到的其它设备向DMA控制器发出的请求信号，也可能来自软件对DMA控制器发出的数据传输请求；各控制寄存器CR里有相应的位控制数据传输请求的来源，同时CR寄存器也有相应位标志是否存在数据传输请求。如果控制寄存器CR0选择软件请求源，并把所有CR寄存器的数据传输请求标志位设置为有效，则DMA控制器中的传输命令可以连续执行。如果控制寄存器CR0中的命令设置为非软件请求，而其它CR寄存器设置为软件请求且数据传输请求标志位置为有效，则DMA控制器中的传输命令可以在接收到其它设备发出的数据传输请求后，DMA控制器开始传输所有的命令。用户可以通过对CR寄存器中数据传输请求源和请求标志位(当选择软件请求源时)的不同设置灵活地决定DMA控制器中的传输命令和数据传输请求之间的对应关系。比如，CR0设置为非软件请求源(且CR0的请求标志位设置为无效)，CR1设置为软件请求源且CR1的请求标志位设置为有效，CR2设置为非软件请求源(且CR2的请求标志位设置为无效)，则DMA控制器接收到其它设备发出的数据传输请求时，将连续执行第一个命令和第二个命令；执行完第二个命令后，第三个命令被前移到第一组命令寄存器中，但第三个命令必须等到其它设备发出新的数据传输请求后才能执行。

当DMA没有工作时，如果发生了对某个寄存器组的写，则该寄存器组选择CBUS上的数据打入。当DMA正在传输数据时，此时DMA控制器每成功传输一个数据需要把当前数据量寄存器WCR0 207递减一次，递减任务由加法器206完成。DMA控制器在传输数据的接受过程中，每成功接收一个数据，源地址寄存器SAR0 219要递增一次(根据需要也可以设计为递减)，递增任务由加法器217完成。当DMA控制器在传输数据的发送过程中，每发送一个数据目的地址寄存器DAR0 212要递增一次(根据需要也可以设计为递减)，递增任务由加法器218完成。

DMA控制器在传输数据的接收过程中，选择器224选择源地址寄存器SAR0 219的值输出到DBUS地址总线108上。DMA控制器在传输数据的发送过程中，选择器224选择目的地址寄存器DAR0 212的值输出到DBUS地址总线108上。

第二命令寄存器组104对应的四个命令寄存器CR1 203、WCR1 209、DAR1214、SAR1 221的数据可能来源于第三命令寄存器组105对应的四个命令寄存器CR2 205、WCR2 211、DAR2 216、SAR2 223，也可能来源于CBUS 109(CPU访问DMA的通道)，这可以通过二选一选择器204、210、215和222来实现。当命令队列接收到控制执行部件102发出的命令前移信号后，第二命令寄存器组104对应的四个命令寄存器CR1 203、WCR1 209、DAR1 214、SAR1 221选择第三命令寄存器组105对应的四个命令寄存器CR2052、WCR2211、DAR2 216、SAR2 223中的值打入。当DMA没有工作时，如果发生了对某个寄存器组的写，则该寄存器组选择CBUS 109上的数据打入。

如果第一命令寄存器组的控制寄存器CR0的数据传输请求标志有效，且写入其它数据量寄存器WCR的值不为0，DMA将产生命令前移信号，命令前移后再进行判断；当被写入其它WCR的值被前移到WCR0中，就开始根据数据传输请求的来源判断执行第一命令寄存器组中的这个命令。

当CPU写DMA某个命令寄存器组时，则该命令寄存器组打入CBUS 109上的数据。第三命令寄存器组105对应的四个命令寄存器CR2 205、WCR2211、DAR2 216、SAR2 223的数据来源是CBUS 109。当命令队列接收到命令前移信号后，如果此时没有发生CPU写数据量寄存器WCR2 211的事件，则寄存器WCR2 211被清零，表示第三个命令已经被移走。因为DMA控制器根据数据量寄存器WCR判断命令是否空，一旦寄存器WCR2 211被清零，则认为对应的命令为空，寄存器205、216、223的值不会被使用，因此在命令前移时，如果没有写这些寄存器的事件发生，寄存器205、216、223保持不变。

从上面的表述不难看出，采用内置命令队列的方式，在本例具有三个命令寄存器组的DMA控制器中，执行命令队列里的两个不同命令时，从一个命令转换到另一个命令的间隔时间只需1个时钟周期(从104到103)或两个时钟周期(从105到104再到103)，命令切换时间被减少到可以忽略的程度，完全能够满足高速数据传输对命令切换时间的要求。DMA控制器命令队列中的命令相互之间是完全独立的，命令队列可以灵活的设置。这种灵活性可以带来两个方面的好处。一是这种DMA控制器可以很方便的完成数据在不连续地址空间的传输，只需不同的命令完成不同地址区域的传输即可。第二是这种DMA控制器可以减少中断次数。用户在设置命令时，可以屏蔽掉前面命令产生的中断，只开放最后一个命令的完成中断，这样多个命令的完成只会产生一次中断请求，从而减少了CPU在处理中断上的时间开销。从用户的角度讲，因为这种DMA控制器的多个命令存放在DMA控制器的内部寄存器中，而不像DMA的链式工作模式那样存放在存储器中，用户设置命令方便多了。当然，DMA控制器不必从存储器中读命令，DMA控制器的设计复杂度自然降低了不少。

命令寄存器组的长度可以不是三个而是更多个，如果命令队列中第X命令寄存器组和第X+Y命令寄存器组设置的WCR不为0，X到X+Y之间的命令寄存器组设置的WCR都为0，那么执行完第X命令后，要执行第X+Y命令，需要Y+1个周期的命令切换时间。

Claims (9)

1.一种直接存储器访问控制器DMA(Direct Memory Access)，包括传输数据用的DBUS地址总线(108)和数据总线(107)，暂存数据FIFO单元(101)，使DMA控制器可以作为从设备被CPU访问的读写控制逻辑单元(106)和相应数据总线CBUS(109)，以及可控制DMA命令执行的控制执行部件(102)；其特征在于：还包括可存放两个以上命令的两个以上命令寄存器组，每组命令寄存器包括控制寄存器CR、数据量寄存器WCR、目的地址寄存器DAR和源地址寄存器SAR；所述命令寄存器组顺序相联，且第一命令寄存器组(103)与所述控制执行部件(102)相联，该控制执行部件(102)与暂存数据的数据FIFO(101)相联，该控制执行部件(102)以及暂存数据的数据FIFO(101)连接所述数据总线(107、108)；最后一个命令寄存器组(105)与所述读写控制逻辑单元(106)相联，该读写控制逻辑单元(106)的地址译码使CPU可以通过所述数据总线CBUS(109)访问每一个命令寄存器组。

2.根据权利要求1所述的一种直接存储器访问控制器，其特征在于：所述供DMA根据命令队列中的命令传输数据时使用的数据总线(107、108)和供CPU访问DMA使用的数据总线(109)是同一总线。

3.根据权利要求1所述的一种直接存储器访问控制器，其特征在于：所述可存放两个以上命令的两个以上命令寄存器组是三个命令寄存器组。

4.根据权利要求3所述的一种直接存储器访问控制器，其特征在于：所述三个命令寄存器组的具体结构中还包括六个二选一选择器(202、204、210、215、224、222)、三个三选一选择器(208、213、220)以及三个加法器(206、217、218)；第三寄存器组和第二寄存器组的各个寄存器之间以及第二寄存器组和第一寄存器组的控制寄存器CR1(203)、CR0(201)之间分别经过一个二选一选择器相联；第二寄存器组和第一寄存器组的数据量寄存器WCR1(209)、WCR0(207)之间、目的地址寄存器DAR1(214)、DAR0(212)之间和源地址寄存器SAR1(221)、SAR0(219)之间分别经过一个三选一选择(208、213、220)相联；第一寄存器组的目的地址寄存器DAR0和源地址寄存器SAR0共同经过第一二选一选择器(224)与所述数据总线DBUS(107、108)相联；第一命令寄存器组(103)对应的数据量寄存器WCR0、目的地址寄存器DAR0和源地址寄存器SAR0分别经过一个加法器(206、217、218)连接其与第二命令寄存器组之间的三选一选择器；所述供CPU访问DMA使用的数据总线CBUS(109)与第三命令寄存器组的各个寄存器以及除第一二选一选择器(224)以外的全部二选一选择器和三选一选择器分别相联。

5.一种直接存储器访问控制器DMA(Direct Memory Access)的控制方法，其特征在于包括下述步骤：

①CPU把两个以上包括源地址、目的地址、数据量和控制字的

     DMA传输命令分别写入DMA控制器的两个以上内部寄

     存器组；

②DMA控制器接收到数据传输请求后，根据第一命令寄存器

     组(103)中的DMA传输命令控制总线完成数据传输任

     务，并使第一命令寄存器组(103)中数据量寄存器WCR0

     (207)的值为0；

③如果此时其它命令寄存器组非空即其相应数据量寄存器

     WCR1、WCR2、…有一个不为0，则控制执行部件(102)

     发出一个命令前移信号并完成下述动作：第二命令寄

     存器组(104)中的命令前移到第一命令寄存器组(103)

     中；第三命令寄存器组(105)中的命令前移到第二命

     令寄存器组(104)中，如此顺序前移；

④如果在命令前移时存在CPU写最后一个命令寄存器组的请

     求，则该命令寄存器组接受CPU写入的新值，否则该

     命令寄存器组装入一个空命令即其相应数据量寄存器

     WCR装入0；

⑤重复上述步骤①②③④，完成全部命令寄存器组中所有的

     数据传输，此时命令队列为空，即各个数据量寄存器

     WCR全为0。

6.根据权利要求5所述的一种直接存储器访问控制DMA的控制方法，其特征在于用户通过设置各命令寄存器组中控制寄存器CR0、CR1、CR2、…中的数据传输请求源选择位和请求标志位决定数据传输请求和DMA命令之间的对应关系；用户通过设置所述控制寄存器CR0、CR1、CR2、…中的中断屏蔽位决定中断和命令执行之间的关系。

7.根据权利要求5所述的一种直接存储器访问控制器DMA的控制方法，其特征在于所述步骤②中，DMA控制器每成功接收一个数据，就把所述第一命令寄存器组中的源地址寄存器SAR0(219)递增一次，或递减一次；每成功发送一个数据，就把所述第一命令寄存器组中的目的地址寄存器DAR0(212)递增一次，或递减一次；DMA控制器每成功传输一个数据就把所述第一命令寄存器组中的数据量寄存器WCR0(207)递减一次。

8.根据权利要求5所述的一种直接存储器访问控制器DMA的控制方法，其特征在于所述步骤⑤中当DMA没有工作时，如果有对某个寄存器组的写命令，则该寄存器组选择数据总线CBUS(109)上的数据打入。

9.根据权利要求5所述的一种直接存储器访问控制器DMA的控制方法，其特征在于所述步骤③中在命令前移时，只把移出命令的命令寄存器组中的数据量寄存器WCR清零，其它寄存器中的值不变。

Images