JPS62266640A - バスア−ビトレ−シヨン回路 - Google Patents
バスア−ビトレ−シヨン回路Info
- Publication number
- JPS62266640A JPS62266640A JP10961486A JP10961486A JPS62266640A JP S62266640 A JPS62266640 A JP S62266640A JP 10961486 A JP10961486 A JP 10961486A JP 10961486 A JP10961486 A JP 10961486A JP S62266640 A JPS62266640 A JP S62266640A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- executing
- priority
- cpu2
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 abstract description 18
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、マイクロコンピュータシステム等において用
いられるバスアービトレーション回路に関する。
いられるバスアービトレーション回路に関する。
〈従来の技術〉
マイクロコンピュータシステム等において用いラレルバ
スアービトレーションシステムの１つとして、従来、Ｃ
ＰＵのバスアービトレーション機能を用いる方法が知ら
れている。
スアービトレーションシステムの１つとして、従来、Ｃ
ＰＵのバスアービトレーション機能を用いる方法が知ら
れている。
この方法は、ＣＰＵのバスアービトレーション機能を用
いて、システムバスに接続されている他のバスマスタ（
例えば、ＤＭＡコントローラなト）からバス使用要求が
あったとき、このバスマスタにバスの使用権を渡す。
いて、システムバスに接続されている他のバスマスタ（
例えば、ＤＭＡコントローラなト）からバス使用要求が
あったとき、このバスマスタにバスの使用権を渡す。
〈発明が解決しようとする間頂点〉
の
ところで、このような従ｉ法では、バスマスタのバス使
用権がＣＰＵのバス使用権よりも優先されるため、この
システムのＯ３（オペレーティングシステム）が動作し
ているときにおいて、バスマスタがバス使用要求を出し
たとき、このＣＰＵからバスマスタ側にバスの使用権が
移ってしまい、システムのＯ８が途中で中断されてしま
うことがあった。
用権がＣＰＵのバス使用権よりも優先されるため、この
システムのＯ３（オペレーティングシステム）が動作し
ているときにおいて、バスマスタがバス使用要求を出し
たとき、このＣＰＵからバスマスタ側にバスの使用権が
移ってしまい、システムのＯ８が途中で中断されてしま
うことがあった。
このため、このＯ８で即時性が必要な処理（例えば、タ
イムシェアリング等のスーパーバイザ処理）を実行して
いるときに（システムモードで動作しているときに）、
この処理が中断されてしまうことがあった。
イムシェアリング等のスーパーバイザ処理）を実行して
いるときに（システムモードで動作しているときに）、
この処理が中断されてしまうことがあった。
本発明は上記の事＋ＮＫ鑑み、ＣＰＵがスーパーバイザ
処理等を実行しているときには、とのＣＰＵの優先順位
を高くシ、またこのＣＰＵがスーパーバイザ処理等以外
の処理を実行しているときには、バスマスタの優先順位
を高くすることができるバスアービトレーション回路を
提供することを目的としている。
処理等を実行しているときには、とのＣＰＵの優先順位
を高くシ、またこのＣＰＵがスーパーバイザ処理等以外
の処理を実行しているときには、バスマスタの優先順位
を高くすることができるバスアービトレーション回路を
提供することを目的としている。
〈問題点を解決するための手段〉
上記問題点を解決するため本発明によるバスアービトレ
ーション回路は、バスの使用権を制御するバスアービト
レーション回路において、ＣＰＵがシステムモード状態
以外のときには前記ＣＰＵの優先順位を下げ、前記ＣＰ
Ｕがシステムモード状態のときＫは前記ＣＰＵの優先順
位を上げるアービタを備えたことを特徴としている。
ーション回路は、バスの使用権を制御するバスアービト
レーション回路において、ＣＰＵがシステムモード状態
以外のときには前記ＣＰＵの優先順位を下げ、前記ＣＰ
Ｕがシステムモード状態のときＫは前記ＣＰＵの優先順
位を上げるアービタを備えたことを特徴としている。
〈実施例〉
第１図は本発明によるバスアービトレーション回路の一
実施例を示すブロック図である。
実施例を示すブロック図である。
この図に示すバスアービトレーション回路は、アービタ
１によってＣＰＵ２がスーパーパイププログラム（また
は、他めシステムプログラム）を実行しているときには
、バスマスタ３の優先順位よシもＣＰＵ２の優先順位を
高くし、またとのＣＰＵ２がスーパーバイザ処理以外の
処理（例えば、ユーザプログラム）を実行しているとき
には、とのＣＰＵ２の優先順位よシもバスマスタ３の優
先順位を高くするように構成されている。
１によってＣＰＵ２がスーパーパイププログラム（また
は、他めシステムプログラム）を実行しているときには
、バスマスタ３の優先順位よシもＣＰＵ２の優先順位を
高くし、またとのＣＰＵ２がスーパーバイザ処理以外の
処理（例えば、ユーザプログラム）を実行しているとき
には、とのＣＰＵ２の優先順位よシもバスマスタ３の優
先順位を高くするように構成されている。
この場合、アービタ１は、第２図のフローチャートで示
す如く、バスマスタ３が外部リクエスト信号（バス要求
）ＢＨ３を出力したとき（ステップＳＴＩ ）、ＣＰＵ
２が出力しているファンクションコードＦの値に基づい
て、このＣＰＵ２がスパーバイザプログラムを実行して
いるかどうかを判断シ（ステップ５Ｔ２）、もしこのＣ
Ｐ Ｕ ２ カ戸クーバイザプログラムを実行している
ときには、前記外部リクエスト信号ＢＲ２を無視する。
す如く、バスマスタ３が外部リクエスト信号（バス要求
）ＢＨ３を出力したとき（ステップＳＴＩ ）、ＣＰＵ
２が出力しているファンクションコードＦの値に基づい
て、このＣＰＵ２がスパーバイザプログラムを実行して
いるかどうかを判断シ（ステップ５Ｔ２）、もしこのＣ
Ｐ Ｕ ２ カ戸クーバイザプログラムを実行している
ときには、前記外部リクエスト信号ＢＲ２を無視する。
またこのとき、前記ＣＰＵ２が５七−・くイザプログラ
ムを実行していなければ、つまシ前記ＣＰＵ２がバスを
使用していても、そのときの処理がユーザプログラムに
基づいた処理であれば、アービタ１はＣＰＵ２にバス開
放要求信号ＢＲＩを出力する（ステップＳＴ３ ）。
ムを実行していなければ、つまシ前記ＣＰＵ２がバスを
使用していても、そのときの処理がユーザプログラムに
基づいた処理であれば、アービタ１はＣＰＵ２にバス開
放要求信号ＢＲＩを出力する（ステップＳＴ３ ）。
次いで、このＣＰＵ２がバス使用許可信号ＢＧ１を出力
したとき（ステップ５Ｔ４）、アービタ１はバスマスタ
３にバス使用許可信号ＢＧ２を供給する（ステップＳＴ
５ ）。
したとき（ステップ５Ｔ４）、アービタ１はバスマスタ
３にバス使用許可信号ＢＧ２を供給する（ステップＳＴ
５ ）。
これにより、バスマスタ３は、バス使用中信号ＢＧＡを
出力してＣＰＵ２とアービタＩＩＣ，バスを使用してい
ることを知らせながら、バスを使用する。
出力してＣＰＵ２とアービタＩＩＣ，バスを使用してい
ることを知らせながら、バスを使用する。
そして、バスの使用が終ったとき、バスマスタ３、はバ
ス使用中信号ＢＧＡをネゲートして、ＣＰＵ２とアービ
タＩＫ、バスの使用が終了したことを知らせる。
ス使用中信号ＢＧＡをネゲートして、ＣＰＵ２とアービ
タＩＫ、バスの使用が終了したことを知らせる。
このようにこの実施例においては、ＣＰＵ２がスーパー
バイザ処理を実行しているか否かに基づいて、とのＣＰ
Ｕ２の優先順位と、バスマスタ３の優先順位とを切シ替
えるよう、にしたので、ＣＰＵ２が即時性を必要とする
処理を実行しているときに、この処理が中断されるのを
防止することができる。
バイザ処理を実行しているか否かに基づいて、とのＣＰ
Ｕ２の優先順位と、バスマスタ３の優先順位とを切シ替
えるよう、にしたので、ＣＰＵ２が即時性を必要とする
処理を実行しているときに、この処理が中断されるのを
防止することができる。
また上述した実施例においては、バスマスタ３が１つの
場合について説明したが、このようなバスマスタ３が複
数ある場合も同様に、ＣＰＵ２がスーパーバイザ処理を
実行しているときには、アービタ１が全バスマスタ３の
優先順位よりＣＰＵ２の優先順位を高くし、またＣＰＵ
２がスーパーバイザ処理以外の処理を実行しているとき
には、これらの優先順位を逆にする。
場合について説明したが、このようなバスマスタ３が複
数ある場合も同様に、ＣＰＵ２がスーパーバイザ処理を
実行しているときには、アービタ１が全バスマスタ３の
優先順位よりＣＰＵ２の優先順位を高くし、またＣＰＵ
２がスーパーバイザ処理以外の処理を実行しているとき
には、これらの優先順位を逆にする。
く発−明の効果〉
以上説明したように本発明によれば、ＣＰＵがスーパー
バイザ処理を実行しているときに、は、このＣＰＵの優
先順位を高くシ、またこのＣＰＵがスーパーバイザ処理
以外の処理を実行しているときには、他のバスマスタの
優先順位を高くすることができる。
バイザ処理を実行しているときに、は、このＣＰＵの優
先順位を高くシ、またこのＣＰＵがスーパーバイザ処理
以外の処理を実行しているときには、他のバスマスタの
優先順位を高くすることができる。
【図面の簡単な説明】
第１図は本発明によるバスアービトレーション回路の一
実施例を示すブロック図、第２図は同実施−例の動作例
を示すフローチャートである。 １・・・アービタ、２・・・ＣＰＵ、３・・・バスマス
タ。
実施例を示すブロック図、第２図は同実施−例の動作例
を示すフローチャートである。 １・・・アービタ、２・・・ＣＰＵ、３・・・バスマス
タ。
Claims (1)
- バスの使用権を制御するバスアービトレーション回路に
おいて、ＣＰＵがシステムモード状態以外のときには前
記ＣＰＵの優先順位を下げ、前記ＣＰＵがシステムモー
ド状態のときには前記ＣＰＵの優先順位を上げるアービ
タを備えたことを特徴とするバスアービトレーション回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10961486A JPS62266640A (ja) | 1986-05-15 | 1986-05-15 | バスア−ビトレ−シヨン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10961486A JPS62266640A (ja) | 1986-05-15 | 1986-05-15 | バスア−ビトレ−シヨン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62266640A true JPS62266640A (ja) | 1987-11-19 |
Family
ID=14514760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10961486A Pending JPS62266640A (ja) | 1986-05-15 | 1986-05-15 | バスア−ビトレ−シヨン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62266640A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0425181A2 (en) * | 1989-10-27 | 1991-05-02 | International Business Machines Corporation | Preference circuit for a computer system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856122A (ja) * | 1981-09-30 | 1983-04-02 | Fujitsu Ltd | デ−タ処理方式 |
-
1986
- 1986-05-15 JP JP10961486A patent/JPS62266640A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856122A (ja) * | 1981-09-30 | 1983-04-02 | Fujitsu Ltd | デ−タ処理方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0425181A2 (en) * | 1989-10-27 | 1991-05-02 | International Business Machines Corporation | Preference circuit for a computer system |
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