JPH01318140A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH01318140A JPH01318140A JP15010888A JP15010888A JPH01318140A JP H01318140 A JPH01318140 A JP H01318140A JP 15010888 A JP15010888 A JP 15010888A JP 15010888 A JP15010888 A JP 15010888A JP H01318140 A JPH01318140 A JP H01318140A
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- cpu
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- Pending
Links
- 238000000034 method Methods 0.000 abstract description 7
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 4
- 230000006870 function Effects 0.000 abstract description 4
- 230000026676 system process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マスタＣＰＵとこのマスタＣＰＵに従属す
る複数のスレーブＣＰＵからなるマルチプロセッサシス
テムに係り、特にスレーブＣＰＵのメモリ回路へのアク
セスを制御するマルチプロセッサシステムに関するもの
である。
る複数のスレーブＣＰＵからなるマルチプロセッサシス
テムに係り、特にスレーブＣＰＵのメモリ回路へのアク
セスを制御するマルチプロセッサシステムに関するもの
である。
〔従来の技術）
従来、この種の装置においては、マスタＣＰＵとこのマ
スタＣＰＵに従属するスレーブＣＰＵを多段に接続して
、マスタＣＰＵの処理とは独立して入出力をメモリ回路
を介して処理し、マスタＣＰＵによるデータ処理効率を
向上させている。
スタＣＰＵに従属するスレーブＣＰＵを多段に接続して
、マスタＣＰＵの処理とは独立して入出力をメモリ回路
を介して処理し、マスタＣＰＵによるデータ処理効率を
向上させている。
そして、スレーブＣＰＵからの割り込み入力を処理して
マスタＣＰＵがデータ処理を実行し、各スレーブＣＰＵ
により処理された情報をマスクＣＰＵのメモリ空間内に
設けられる表示情報記憶手段となるビデオＲＡＭ （Ｖ
ＲＡＭ）を介して表示装置に対して表示コントローラが
各マスタＣＰＵおよびスレーブＣＰＵによる表示情報を
総括的に処理している。
マスタＣＰＵがデータ処理を実行し、各スレーブＣＰＵ
により処理された情報をマスクＣＰＵのメモリ空間内に
設けられる表示情報記憶手段となるビデオＲＡＭ （Ｖ
ＲＡＭ）を介して表示装置に対して表示コントローラが
各マスタＣＰＵおよびスレーブＣＰＵによる表示情報を
総括的に処理している。
（発明が解決しようとする課題）
ところが、マスクＣＰＵに従属するスレーブＣＰＵの数
が増えるにつれて各スレーブＣＰＵからのデータ割り込
み処理が競合した場合に、表示情報記憶手段を１系統し
か有しないため、表示処理のための待ち時間が増大し、
処理可能であるにも関わらず各スレーブＣＰＵまたはマ
スタＣＰＵの処理を停止してしまい、結果として相対的
に処理効率を著しく低下させてしまう重大な問題点があ
った。
が増えるにつれて各スレーブＣＰＵからのデータ割り込
み処理が競合した場合に、表示情報記憶手段を１系統し
か有しないため、表示処理のための待ち時間が増大し、
処理可能であるにも関わらず各スレーブＣＰＵまたはマ
スタＣＰＵの処理を停止してしまい、結果として相対的
に処理効率を著しく低下させてしまう重大な問題点があ
った。
この発明は、上記の問題点を解決するためになされたも
ので、各スレーブＣＰＵおよびマスタＣｐｕの処理に並
行し°Ｃ記憶される表示情報を常時表示装置に設定され
たウィンドに表示させるように表示情報転送を制御する
ことにより、描画処理とは独立して各スレーブＣＰＵお
よびマスタＣＰＵのデータを高速に処理できるマルチプ
ロセッサシステムを得ることを目的とする。
ので、各スレーブＣＰＵおよびマスタＣｐｕの処理に並
行し°Ｃ記憶される表示情報を常時表示装置に設定され
たウィンドに表示させるように表示情報転送を制御する
ことにより、描画処理とは独立して各スレーブＣＰＵお
よびマスタＣＰＵのデータを高速に処理できるマルチプ
ロセッサシステムを得ることを目的とする。
〔課題を解決するための手段〕
この発明に係るマルチプロセッサシステムは、マスタＣ
ＰＵとこのマスタＣＰＵに従属する複数のスレーブＣＰ
Ｕにより処理された各表示データを表示手段に設Ｕされ
るウィンドサイズに基づいて個別に記憶する複数の表示
情報記憶手段と、これらの表示情報記憶手段に記憶され
た各表示データをマスタＣＰＵまたはこのマスタＣＰＵ
によるアクセスとは独立して表示手段の各ウィンドに常
時表示する表示情報制御手段とを設けたものである。
ＰＵとこのマスタＣＰＵに従属する複数のスレーブＣＰ
Ｕにより処理された各表示データを表示手段に設Ｕされ
るウィンドサイズに基づいて個別に記憶する複数の表示
情報記憶手段と、これらの表示情報記憶手段に記憶され
た各表示データをマスタＣＰＵまたはこのマスタＣＰＵ
によるアクセスとは独立して表示手段の各ウィンドに常
時表示する表示情報制御手段とを設けたものである。
（作用）
この発明においては、マスタＣＰＵとこのマスタＣＰＵ
に従属する複数のスレーブＣＰＵによる所定のアクセス
に応じて表示情報記憶手段に表示データが個別に記憶さ
れると、表示情報制御手段が各表示情報記憶手段に記憶
された各表示データをマスタＣＰＵまたはこのマスタＣ
ＰＵによるアクセスとは独立して表示手段の各ウィンド
に常時表示させる。
に従属する複数のスレーブＣＰＵによる所定のアクセス
に応じて表示情報記憶手段に表示データが個別に記憶さ
れると、表示情報制御手段が各表示情報記憶手段に記憶
された各表示データをマスタＣＰＵまたはこのマスタＣ
ＰＵによるアクセスとは独立して表示手段の各ウィンド
に常時表示させる。
第１図はこの発明の一実施例を示すマルチプロセッサシ
ステムの構成を説明するブロック図であ 。
ステムの構成を説明するブロック図であ 。
す、１はマスタＣＰＵで、システムＲＯＭ６に記憶され
たシステムプログラムに基づいてシステム全体を総括的
に制御する。
たシステムプログラムに基づいてシステム全体を総括的
に制御する。
２はマスクコントローラで、スレーブＣＰＵ７．１８か
らの割り込み要求またはＤＭＡ （ダイレクトメモリア
クセス）要求を処理する。３はＲＡＭで、マスタＣＰＵ
１のワークメモリとして機能する。４はビデオＲＡＭ
で、マスクＣＰＵ １が処理した表示データを所定ビッ
ト数分、例えばマスタＣＰＵ１に従属する表示ウィンド
サイズ分記憶する。５はビデオ信号変換手段となるパラ
レルシリアル変換器で、ビデオＲＡＭ４に記憶されたパ
ラレル表示データをシリアル信号に変換して表示制御回
路１５に出力する。
らの割り込み要求またはＤＭＡ （ダイレクトメモリア
クセス）要求を処理する。３はＲＡＭで、マスタＣＰＵ
１のワークメモリとして機能する。４はビデオＲＡＭ
で、マスクＣＰＵ １が処理した表示データを所定ビッ
ト数分、例えばマスタＣＰＵ１に従属する表示ウィンド
サイズ分記憶する。５はビデオ信号変換手段となるパラ
レルシリアル変換器で、ビデオＲＡＭ４に記憶されたパ
ラレル表示データをシリアル信号に変換して表示制御回
路１５に出力する。
８はゲートで、マスクコントローラ２から出力された所
定ビットのデータＤＡＴＡまたは入出力制御部１７から
受信したデータを受理する。９はローカルメモリとなる
ＲＡＭで、スレーブコントローラ１１の制御によりゲー
ト８を介して受信したデータの読み出しまたは書き込み
が行われる。
定ビットのデータＤＡＴＡまたは入出力制御部１７から
受信したデータを受理する。９はローカルメモリとなる
ＲＡＭで、スレーブコントローラ１１の制御によりゲー
ト８を介して受信したデータの読み出しまたは書き込み
が行われる。
１０はレジスタで、マスタＣＰＵＩから出力されたコマ
ンドステータスを授受し合い、授受したコマンドステー
タスをスレーブＣＰＵ７に通知するためにスレーブコン
トローラ１１に割り込みをかける。
ンドステータスを授受し合い、授受したコマンドステー
タスをスレーブＣＰＵ７に通知するためにスレーブコン
トローラ１１に割り込みをかける。
１２はビデオＲＡＭで、スレーブＣＰＵ７が処理した表
示データを表示装置１６の表示ウィンドサイズ分記憶す
る。１３はシステムＲＯＭで、このシステムＲＯＭ１３
に記憶されたシステムプログラムに基づいてスレーブＣ
ＰＵ７がマスタＣＰＵ１とのアクセスまたは人出力制御
部１７から人力されたデータのアクセスを実行する。
示データを表示装置１６の表示ウィンドサイズ分記憶す
る。１３はシステムＲＯＭで、このシステムＲＯＭ１３
に記憶されたシステムプログラムに基づいてスレーブＣ
ＰＵ７がマスタＣＰＵ１とのアクセスまたは人出力制御
部１７から人力されたデータのアクセスを実行する。
１４はパラレルシリアル変換器で、ビデオＲＡＭ１２に
記憶されたパラレル表示データをシリアル信号に変換し
て表示制御回路１５に常時出力する。
記憶されたパラレル表示データをシリアル信号に変換し
て表示制御回路１５に常時出力する。
表示装置１６にはあらかじめ設定された優先順位に従う
ウィンドＷ１〜Ｗ３に各マスタＣＰＵ １およびスレー
ブＣＰＵ７．’１８により処理された表示データが表示
制御回路１５を介して表示される構成となっている。
ウィンドＷ１〜Ｗ３に各マスタＣＰＵ １およびスレー
ブＣＰＵ７．’１８により処理された表示データが表示
制御回路１５を介して表示される構成となっている。
なお、表示制御回路１５はこの発明の表示情報制御手段
を兼ねており、マスタＣＰＵ１とこのマスタＣＰＵＩに
従属する複数のスレーブＣＰＬＩ７．１８による所定の
アクセスに応じて各ビデオＲＡＭ４，１２．２４に表示
７− ’；’ カ個別ニ記ｔ！されると、が各ビデオＲ
ＡＭ４，１２．２４に記憶された各表示データをマスク
ＣＰＵ １またはこのスレーブＣＰＵ７．１８によるア
クセスとは独立して表示装置１６の各ウィンドＷ１〜Ｗ
３に常時表示させる。
を兼ねており、マスタＣＰＵ１とこのマスタＣＰＵＩに
従属する複数のスレーブＣＰＬＩ７．１８による所定の
アクセスに応じて各ビデオＲＡＭ４，１２．２４に表示
７− ’；’ カ個別ニ記ｔ！されると、が各ビデオＲ
ＡＭ４，１２．２４に記憶された各表示データをマスク
ＣＰＵ １またはこのスレーブＣＰＵ７．１８によるア
クセスとは独立して表示装置１６の各ウィンドＷ１〜Ｗ
３に常時表示させる。
１９はゲートで、マスクコントローラ２から出力された
所定ビットのデータＤＡＴＡまたは入出力制御部２６か
ら受信したデータを受理する。
所定ビットのデータＤＡＴＡまたは入出力制御部２６か
ら受信したデータを受理する。
２０はローカルメモリとなるＲＡＭで、スレーブコント
ローラ２２の制御によりゲート１９を介して受信したデ
ータの読み出しまたは書き込みが行われる。２１はレジ
スタで、マスタＣＰＵ １から出力されたコマンドステ
ータスを授受し合い、授受したコマンドステータスをス
レーブＣＰＵ１８に通知するためにスレーブコントロー
ラ２２に割り込みをかける。
ローラ２２の制御によりゲート１９を介して受信したデ
ータの読み出しまたは書き込みが行われる。２１はレジ
スタで、マスタＣＰＵ １から出力されたコマンドステ
ータスを授受し合い、授受したコマンドステータスをス
レーブＣＰＵ１８に通知するためにスレーブコントロー
ラ２２に割り込みをかける。
２３はパラレルシリアル変換器で、ビデオＲＡＭ２４に
記憶されたパラレル表示データをシリアル信号に変換し
て表示制御回路１５に常時出力する。２５はシステムＲ
ＯＭで、このシステムＲＯＭ２５に記憶されたシステム
プログラムに基づいてスレーブＣＰＵ１８がマスタＣＰ
ＵＩとのアクセスまたは人出力υ」両部２６から人力さ
れたデータのアクセスを実行する。
記憶されたパラレル表示データをシリアル信号に変換し
て表示制御回路１５に常時出力する。２５はシステムＲ
ＯＭで、このシステムＲＯＭ２５に記憶されたシステム
プログラムに基づいてスレーブＣＰＵ１８がマスタＣＰ
ＵＩとのアクセスまたは人出力υ」両部２６から人力さ
れたデータのアクセスを実行する。
次に第２図を参照しながらこの発明による表示情報描画
処理動作について説明する。
処理動作について説明する。
第２図はこの発明による表示情報描画処理手順の一例を
説明するフローチャートである。なお、（１）〜（ｌＯ
）は各ステップを示す。
説明するフローチャートである。なお、（１）〜（ｌＯ
）は各ステップを示す。
入出力処理（■１０処理）が発生するのを待機しく１）
、Ｉ１０処理が発生したら、マスタＣＰＵ１からスレー
ブＣＰＵ７またはスレーブＣＰＵ１８にコマンドを送出
する（２）。次いで、データ処理終了を待機しく３）、
データ処理が終了したら、マスタＣＰＵ １から送出さ
れた次のコマンド処理を継続して実行しく４）、この間
にビデオＲＡＭ１２またはビデオＲＡＭ２４に対する表
示データは順次パラレルシリアル変換器５，１４．２３
によりシリアルデータに変換される（５）。
、Ｉ１０処理が発生したら、マスタＣＰＵ１からスレー
ブＣＰＵ７またはスレーブＣＰＵ１８にコマンドを送出
する（２）。次いで、データ処理終了を待機しく３）、
データ処理が終了したら、マスタＣＰＵ １から送出さ
れた次のコマンド処理を継続して実行しく４）、この間
にビデオＲＡＭ１２またはビデオＲＡＭ２４に対する表
示データは順次パラレルシリアル変換器５，１４．２３
によりシリアルデータに変換される（５）。
次いで、シリアルデータに変換されたシリアル表示デー
タを表示制御回路１５に送出する（６）。
タを表示制御回路１５に送出する（６）。
次いで、表示制御回路１５が送出されてきたマスク系お
よびスレーブ系のシリアルデータの優先順位を比較しく
７） 、 優先順位が第１位のシリアル表示データをウ
ィンドＷ１に表示しく８）、他の処理に６行する。
よびスレーブ系のシリアルデータの優先順位を比較しく
７） 、 優先順位が第１位のシリアル表示データをウ
ィンドＷ１に表示しく８）、他の処理に６行する。
一方、ステップ（７）の比較により優先順位が第２位の
シリアル表示データをウィンドＷ２に表示Ｌ（９）、他
の処理に移行する。
シリアル表示データをウィンドＷ２に表示Ｌ（９）、他
の処理に移行する。
一方、ステップ（７）の比較により優先順位が第３位の
シリアル表示データをウィンドＷ３に表示しく１０）、
他の処理に移行する。
シリアル表示データをウィンドＷ３に表示しく１０）、
他の処理に移行する。
なお、上記実施例においてはスレーブＣＰＵの個数を２
つとした場合を例にして説明したが、スレーブＣＰＵの
個数に応じてウィンドの数を増加させれば、各スレーブ
ＣＰＵに処理された表示データを各スレーブＣＰＵによ
るアクセスとは独立して表示させることも可能となる。
つとした場合を例にして説明したが、スレーブＣＰＵの
個数に応じてウィンドの数を増加させれば、各スレーブ
ＣＰＵに処理された表示データを各スレーブＣＰＵによ
るアクセスとは独立して表示させることも可能となる。
以上説明したように、この発明はマスタＣＰｔＪとこの
マスタＣＰＵに従属する複数のスレーブＣＰＵにより処
理された各表示データを表示手段に設Ｕされるウィンド
サイズに基づいて個別に記憶する複数の表示情報記憶手
段と、これらの表示情報記憶手段に記憶された各表示デ
ータをマスタＣＰＵまたはこのマスタＣＰＵによるアク
セスとは独立して表示手段の各ウィンドに常時表示する
表示情報制御手段とを設けたので、マスクＣＰＵおよび
各スレーブＣＰＵによるアクセスとは独立してマスタＣ
ＰＵおよび各スレーブＣＰＵによる表示データを同時に
表示することができる１、従フて、従来のような表示情
報処理のためのアクセス競合が発生せず、マルチプロセ
ッサシステム全体の処理効率を大幅に高めることができ
る優れた効果を奏する。
マスタＣＰＵに従属する複数のスレーブＣＰＵにより処
理された各表示データを表示手段に設Ｕされるウィンド
サイズに基づいて個別に記憶する複数の表示情報記憶手
段と、これらの表示情報記憶手段に記憶された各表示デ
ータをマスタＣＰＵまたはこのマスタＣＰＵによるアク
セスとは独立して表示手段の各ウィンドに常時表示する
表示情報制御手段とを設けたので、マスクＣＰＵおよび
各スレーブＣＰＵによるアクセスとは独立してマスタＣ
ＰＵおよび各スレーブＣＰＵによる表示データを同時に
表示することができる１、従フて、従来のような表示情
報処理のためのアクセス競合が発生せず、マルチプロセ
ッサシステム全体の処理効率を大幅に高めることができ
る優れた効果を奏する。
第１図はこの発明の一実施例を示すマルチプロセッサシ
ステムの構成を説明するブロック図、第２図はこの発明
による表示情報描画処理手順の一例を説明するフローチ
ャートである。 図中、１はマスタＣＰＵ、２はマスタコントローラ、３
．９．２０はＲＡＭ、４，１２．２４はビデオＲＡＭ、
５，１４．２３はパラレルシリアル変換器、６．１３．
２５はシステムＲＯＭ。 ７．１８はスレーブＣＰＵ、８．１９はゲート、１０．
２１はレジスタ、１１．２２はスレーブコントローラ、
１５は表示制御回路、１６は表示装置、１７．２６は人
出力制御部である。 第２図
ステムの構成を説明するブロック図、第２図はこの発明
による表示情報描画処理手順の一例を説明するフローチ
ャートである。 図中、１はマスタＣＰＵ、２はマスタコントローラ、３
．９．２０はＲＡＭ、４，１２．２４はビデオＲＡＭ、
５，１４．２３はパラレルシリアル変換器、６．１３．
２５はシステムＲＯＭ。 ７．１８はスレーブＣＰＵ、８．１９はゲート、１０．
２１はレジスタ、１１．２２はスレーブコントローラ、
１５は表示制御回路、１６は表示装置、１７．２６は人
出力制御部である。 第２図
Claims (1)
- 表示手段と、マスタＣＰＵとこのマスタＣＰＵに従属す
る複数のスレーブＣＰＵと、各スレーブＣＰＵにまたは
マスタＣＰＵに従属するメモリ回路とを複数有するマル
チプロセッサシステムにおいて、前記マスタＣＰＵとこ
のマスタＣＰＵに従属する複数のスレーブＣＰＵにより
処理された各表示データを前記表示手段に設定されるウ
インドサイズに基づいて個別に記憶する複数の表示情報
記憶手段と、これらの表示情報記憶手段に記憶された各
表示データを前記マスタＣＰＵまたはこのマスタＣＰＵ
によるアクセスとは独立して前記表示手段の各ウインド
に常時表示する表示情報制御手段とを具備したことを特
徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15010888A JPH01318140A (ja) | 1988-06-20 | 1988-06-20 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15010888A JPH01318140A (ja) | 1988-06-20 | 1988-06-20 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01318140A true JPH01318140A (ja) | 1989-12-22 |
Family
ID=15489671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15010888A Pending JPH01318140A (ja) | 1988-06-20 | 1988-06-20 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01318140A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04299389A (ja) * | 1990-09-14 | 1992-10-22 | Hughes Aircraft Co | ディスプレイシステム |
| CN110489359A (zh) * | 2019-08-22 | 2019-11-22 | 苏州国芯科技股份有限公司 | 一种数据传输控制方法及系统 |
-
1988
- 1988-06-20 JP JP15010888A patent/JPH01318140A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04299389A (ja) * | 1990-09-14 | 1992-10-22 | Hughes Aircraft Co | ディスプレイシステム |
| CN110489359A (zh) * | 2019-08-22 | 2019-11-22 | 苏州国芯科技股份有限公司 | 一种数据传输控制方法及系统 |
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