JPH04299389A - ディスプレイシステム - Google Patents

ディスプレイシステム

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JPH04299389A
JPH04299389A JP3261361A JP26136191A JPH04299389A JP H04299389 A JPH04299389 A JP H04299389A JP 3261361 A JP3261361 A JP 3261361A JP 26136191 A JP26136191 A JP 26136191A JP H04299389 A JPH04299389 A JP H04299389A
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JP
Japan
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display
display list
interrupt
fifos
graphics processor
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Pending
Application number
JP3261361A
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English (en)
Inventor
John M Peaslee
ジョン・エム・ピースリー
Jeffrey C Malacarne
ジェフリー・シー・マラカーン
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Raytheon Co
Original Assignee
Hughes Aircraft Co
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Filing date
Publication date
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Publication of JPH04299389A publication Critical patent/JPH04299389A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/04—Display device controller operating with a plurality of display units

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  • General Physics & Mathematics (AREA)
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  • Image Processing (AREA)
  • Digital Computer Display Output (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【関連出願のクロスリファレンス】この出願は、同時出
願された、１９９０年＿月にファイルされた出願番号＿
＿の”多機能コジェネレータ”、１９９０年＿月にファ
イルされた出願番号＿＿の”グラフィックプロセッサに
おけるデュアルプログラマブルブロックテクスチャリン
グおよびコンプレクッスクリッピング”、１９９０年＿
月にファイルされた出願番号＿＿の”グラフィック描画
プロセッサにおける並列汎用およびＤＭＡ処理”、１９
９０年＿月にファイルされた出願番号＿＿の”グラフィ
ックプロセッサにおける集積回路で構成されたエリアフ
ィル（領域ぬりつぶし）／円錐／ベクトルジェネレータ
”、１９９０年＿月にファイルされた出願番号＿＿の”
ハードウエアビットブロック転送処理”、１９９０年＿
月にファイルされた出願番号＿＿の”グラフィックプロ
セッサにおけるハードウエア記号およびテキストジェネ
レータ”、１９９０年＿月にファイルされた出願番号＿
＿の”グラフィックプロセッサにおけるマルチプロセス
スケジューラ”（上記出願の発明者はすべて、ジョン・
エム・ピーズリおよびジェフリー・シー・マラカーン）
に関連する出願であり、これらの出願に開示された内容
をこの明細書において引用する。
【０００２】
【産業上の利用分野】本発明は、ディスプレイシステム
に関し、特にマルチチャンネルを有し、チャンネル間の
コンテクストスイッチングを行なうディスプレイシステ
ムのグラフィックプロセッサに関する。
【０００３】
【従来の技術】多くのグラフィックシステムでは、オペ
レータの入力およびカーソル移動に対する高速応答性が
要求される。グラフィックプロセッサが、背景マッピン
グデータのような低優先度のタスクを実行しているとき
に高速応答性が要求される場合が多い。既存のグラフィ
ックプロセッサは、１つのチャンネルしかなく、優先さ
れるタスクに対して迅速に応答できない。このようなシ
ステムは優先度の高いタスクに対して相対的に応答性が
悪い。これは、従来のグラフィックプロセッサは、次の
タスクを実行する前に現在のタスクを完了するように構
成されているからである。タスクに優先度を持たせるよ
うには構成されていない。これは、たとえ、次のタスク
の方が優先度が高くても、グラフィックプロセッサは現
在のタスクを完了させなければならない。
【０００４】
【課題を解決するための手段】コンテクストスイッチン
グを有する優先度を持たせたチャンネル構成により、高
速応答性というグラフィックシステムの重要な問題を解
決する。この発明は、コンテクストスイッチングとＦＩ
ＦＯを有するマルチチャンネルを用いて優先度の高いタ
スクに迅速に応答するグラフィックプロセッサの改良で
ある。第１チャンネルのタスクを実行しているグラフィ
ックプロセッサは、第２チャンネルにさらに優先度の高
いタスクがあるとき割り込みがかけられる。コンテクス
トスイッチング機能を利用して、優先度の低い第１チャ
ンネルタスクに割り込みをかけ、第１チャンネルタスク
のコンテクストをセーブし、さらに優先度の高いチャン
ネルタスクを実行し、割り込みのかけられた第１チャン
ネルタスクをリストアし、リストアされた第１チャンネ
ルタスクの処理を継続する。
【０００５】この発明は、単一のグラフィックプロセッ
サを共有する、２つの、優先度を有した入力チャンネル
を設けることにより問題を効率的に解決する。高速の更
新を必要とするグラフィックタスクは通常優先度の高い
チャンネルを介して送られる。高速の更新を必要としな
いグラフィックタスクは、通常優先度の低いチャンネル
を介して送られる。また、多重ホストプロセッサを容易
に調節でき、各ホストプロセッサは、両方のチャンネル
を使用することができる。
【０００６】この発明の好適実施例では、複数のディス
プレイリストを発生する複数のプログラムストアード方
式のコンピュータが使用される。各ディスプレイリスト
は複数のグラフィック命令を有する。複数のＦＩＦＯが
１つ以上のストアードプログラム方式のコンピュータと
接続され、複数のディスプレイリストを格納する。グラ
フィックプロセッサは複数のＦＩＦＯに接続され、複数
のＦＩＦＯにより格納された複数のディスプレイリスト
に応答してグラフィック画素信号を発生する。グラフィ
ック画素信号を格納するビットマップメモリがグラフィ
ックプロセッサに接続される。ディスプレイモニタは、
ビットマップメモリに接続され、ビットマップメモリに
格納されたグラフィック画素信号に応答して表示を行な
う。各ＦＩＦＯは異なるディスプレイリストが格納可能
である。
【０００７】この発明のグラフィックプロセッサは異な
るＦＩＦＯに格納された異なるディスプレイリスト間の
コンテクストを切り替えるコンテクストスイッチング回
路を有し、異なるディスプレイリストに応答してグラフ
ィック画素信号を発生する。グラフィックプロセッサは
、割り込み信号を発生する割り込み入力回路を有すると
ともに、割り込み入力回路と複数のＦＩＦＯに接続され
、割り込み信号と、複数のＦＩＦＯに格納された第１デ
ィスプレイリストに応答してグラフィック画素信号の発
生を阻止する割り込み実行回路を有する。
【０００８】割り込み入力回路は割り込み信号および複
数のＦＩＦＯに格納された第２ディスプレイリストに応
答してグラフィック画素信号を発生する。割り込み入力
回路は、割り込み実行回路に接続され、複数のＦＩＦＯ
により格納された第２ディスプレイリストに応答してリ
ストア信号を発生するリストア制御回路を有するととも
に、リストア制御回路および割り込み実行回路に接続さ
れ、リストア信号に応答して第１ディスプレイリストの
コンテクストをリストアするリストア実行回路を有する
。さらに割り込み入力回路は、複数のＦＩＦＯに接続さ
れ、ストアードプログラム方式のコンピュータによりデ
ィスプレイリストを発生させることと並列に少なくとも
１つの処理を実行する並列処理回路を有する。さらに、
割り込み入力回路は、ネスティングされたサブルーチン
制御によりグラフィック画素信号の発生を制御するネス
ティングされたサブルーチン回路を有する。
【０００９】さらに、ＦＩＦＯとグラフィックプロセッ
サから成るディスプレイシステムにおけるコンテクスト
の切り替えを行なう方法が開示される。この方法は以下
のステップから成る。第１のディスプレイリストをＦＩ
ＦＯに転送するステップ。グラフィックプロセッサによ
り第１のディスプレイリストの処理を開始するステップ
。第２ディスプレイリストをＦＩＦＯに転送するステッ
プ。グラフィックプロセッサによる第１ディスプレイリ
ストの処理に割り込みをかけ、第１ディスプレイリスト
のコンテクストを格納するステップ。グラフィックプロ
セッサによる第２ディスプレイリストの処理を開始する
ステップ。グラフィックプロセッサによる第２ディスプ
レイリストの処理の完了を検出するステップ。第１ディ
スプレイリストのコンテクストをリストアするステップ
。グラフィックプロセッサによる第１ディスプレイリス
トの処理を継続するステップ。
【００１０】従って、この発明の特徴は、改良されたデ
ィスプレイシステムおよび方法を提供することである。 この発明の他の特徴は、改良されたグラフィックプロセ
ッサを提供することである。この発明のさらに他の特徴
は、汎用グラフィックプロセッサを提供することである
。この発明のさらに他の特徴は、グラフィックプロセッ
サに、多重レベルのネスティングされた割り込み能力を
もたせたことである。この発明のさらに他の特徴は、グ
ラフィックプロセッサにネスティングされたサブルーチ
ン機能を持たせたことである。この発明のさらに他の特
徴は、グラフィックプロセッサの応答時間を改良するこ
とである。この発明のさらに他の特徴は、グラフィック
プロセッサの待ち時間を減少することである。この発明
の他の特徴は、ダウンロードとグラフィック処理を並列
に行なうことである。この発明の他の特徴は、マルチチ
ャンネルグラフィックプロセッサを提供することである
。この発明のさらに他の特徴は、グラフィックプロセッ
サへのマルチチャンネルＦＩＦＯ入力を提供することで
ある。この発明の他の特徴は、さらに優先度の高い処理
を行なうためのコンテクストスイッチング割り込み構造
にある。
【００１１】
【実施例】以下、図面を参照しながら実施例を説明する
。
【００１２】図１は、この発明がその一部を構成するデ
ュアルチャンネル多機能コジェネレータ１０を有する汎
用グラフィックディスプレイシステムのブロック図であ
る。図２はコジェネレータ１０のデュアルチャンネル多
機能コジェネレータ１０であり、この発明のデュアルチ
ャンネルＦＩＦＯコントローラ３８、４０とコンテクス
トレジスタ４２とは機能的に別個に構成されている。指
揮統制システムのような１つ以上の汎用データ処理シス
テムと連携して動作する、デュアルチャンネルのハード
ウエア装置であり、図１のその概略システムを示す。こ
のシステムは１つ以上のリアルタイムデータプロセッサ
と、レーダシステム１６や他のコジェネレータ１７のよ
うな他のリアルタイムデータアキュムレーティングシス
テムから成る。例えば、ホストプロセッサ１４とレーダ
スキャンコンバータ１６はデータを多機能バス１８を介
してコジェネレータ１０に供給する。多機能バス１８に
おいて、データは、コジェネレータ１０により発生され
たグラフィックデータと結合される。コジェネレータ１
０は６４ビット双方向相互接続イメージバス２０を介し
てグラフィック表示を行なうためのデータ群をビットマ
ップメモリ２２に出力し、さらにビデオバス２３により
ディスプレイシステム２４に出力する。コジェネレータ
１０はマニュアル入出力装置、多重リアルタイムプロセ
ッサ、バルクメモリ装置等のような種々の他の入力装置
を有することができる。
【００１３】コジェネレータ１０の詳細な説明は同時係
属出願の米国特許出願番号＿＿の”多機能コジェネレー
タ”に記載されている。コジェネレータ１０は、高性能
のシングルチップグラフィック描画プロセッサである。 コジェネレータ１０は、多重グラフィックプリミティブ
データを発生し、汎用処理を行なう。コジェネレータは
、図１のホストプロセッサ１４のようなプロセッサから
３２ビット双方向のホスト入力ポートを介してグラフィ
ックコマンドを受け取る。コジェネレータ１０はこれら
のコマンドを受取り、ビットマップメモリ２２に描画す
る。コジェネレータ１０はイメージバス２０を介してビ
ットマップメモリ２２に”描画”する。”描画”はバイ
ナリの１と０の信号（ここでは描画１および描画０）を
ビットマップメモリ２２の個々のメモリロケーションに
入力することにより行なう。一般には、ビットマップメ
モリ２２は多重メモリ層を有し、各層は、グラフィック
表示画素の色と強度に対応している。イメージバス２０
は６４ビットの双方向マルチユーザバスである。コジェ
ネレータ１０は記号、多種線、方形、円、楕円、円弧、
多角形ぬりつぶしのようなグラフィックプリミティブデ
ータを描画し、コジェネレータ１０、ホストプロセッサ
１４、およびビットマップメモリ２２との間でビットブ
ロック転送（ＢＩＴＢＬＴ）を行なう。
【００１４】コジェネレータ１０は３ポートディスプレ
イメモリ２６を有する。このディスプレイメモリ２６は
すべてのコマンドとパラメータを格納し、コジェネレー
タ１０が正しく機能するのに必要なロジック回路を有す
る。この実施例では、メモリアドレス空間は４メガバイ
トｘ３２ビットである。コジェネレータ１０はＤＲＡＭ
Ｓ、ＳＲＡＭＳ、および／またはＰＲＯＭＳのいずれか
とインターフェースする。ディスプレイメモリ２６はコ
ジェネレータ１０のディスプレイリストプロセッサ２８
、コジェネレータ１０の内部グラフィックジェネレータ
３０、およびホストプロセッサ１４によりアクセス可能
である。ディスプレイメモリ２６には２つのファースト
イン、ファーストアウト（ＦＩＦＯ）メモリバッファが
形成され、一方のバッファは他方のバッファよりも優先
度が高く、２つの描画チャンネルの各々に１つのバッフ
ァが設けられている。各ＦＩＦＯバッファにはアドレス
スタックが設けられ、サブルーチンコールを格納する。 属性スタックは、ハードウエアによるコンテクストスイ
ッチングをおこなうすべての内部のコジェネレータ属性
と、グラフィック描画のためのサイン／コサインテーブ
ルと、筆跡および／またはドットマトリクス記号および
文字を描画するための最大１２８のフォントテーブルを
格納する。大容量のディスプレイリスト領域も設けられ
ている。
【００１５】ディスプレイメモリ２６は１ワードが３２
ビットの４００万ワードのＲＡＭと適当なバッファロジ
ックから成る。ディスプレイメモリ２６の内容は表Ｉに
示すように構成される。ホストプロセッサ１４はディス
プレイメモリ２６アドレス空間内のアドレスに対してラ
ンダムリードライトする。コジェネレータ１０はホスト
プロセッサ２６からディスプレイメモリ２６へのデータ
の入力を監視してホストプロセッサ１４からのデータの
更新とホストプロセッサからのグラフィック信号の出力
との同期をとる。
【００１６】デュアルチャンネルＦＩＦＯバッファコン
トローラ３８、４０はコジェネレータ１０をホストプロ
セッサ１４にインターフェースする。ＦＩＦＯバッファ
コントローラ３８、４０はバス１８がデータ転送を行な
っているとき、”ハンドシェーク”のようなすべてのイ
ンターフェース動作を行なう。ホストプロセッサ１４は
コジェネレータ１０およびディスプレイメモリ２６に対
してリードライト可能である。ホストプロセッサ１４が
ディスプレイメモリ２６に対してリードライトするとき
は、実際には、ＦＩＦＯバッファコントローラ３８、４
０がホストプロセッサ１４のかわりにディスプレイメモ
リ２６に対してリードライト動作を行なう。各ＦＩＦＯ
バッファコントローラ３８、４０内には、サブルーチン
コールを格納するためのアドレススタックが設けらると
ともに、コジェネレータ１０がハードウエアコンテクス
トスイッチングを行なうために必要なすべての内部属性
データを格納する属性スタックと、円錐およびプリミテ
ィブデータを描画するためのサイン／コサインテーブル
と、筆跡およびドットマトリクス記号および文字を描画
するための最大１２８のフォントテーブルと、大容量デ
ィスプレイリスト領域とが設けられている。ＦＩＦＯバ
ッファコントローラ３８、４０はコジェネレータ１０へ
の高優先度チャンネルおよび低優先度チャンネルを調停
する。
【００１７】ディスプレイメモリインターフェースユニ
ット３５は実際のディスプレイメモリのメモリサイクル
を実行する。ユニット３５は３ポートのメモリコントロ
ーラである。ディスプレイメモリ２６はホストプロセッ
サ１４とコジェネレータ１０の両方に使用される。
【００１８】ディスプレイリストプロセッサ２８はすべ
てのコジェネレータ１０コマンドとディスプレイリスト
処理を行う。コマンドはホストプロセッサ１４からコジ
ェネレータ１０に送られる。ディスプレイリストプロセ
ッサ２８は種々の方法でコマンドをコジェネレータ１０
に送る。ディスプレイリストプロセッサ２８はディスプ
レイメモリインターフェースユニット３５を用いてディ
スプレイメモリ２６をインターフェースし、ＦＩＦＯバ
ッファからコマンドをリードするとともに他の機能を行
なう。あるコマンドがディスプレイリストプロセッサ２
８に与えられると、ディスプレイリストプロセッサ２８
はコマンドを処理し、何をすべきかを判断する。コジェ
ネレー１０は多くの異なるコマンドとシーケンスを供給
する。ディスプレイリストプロセッサの詳細な説明は、
米国出願番号＿＿の”グラフィック描画プロセッサの並
列汎用およびＤＭＡ処理”に記載されている。
【００１９】コンテクストレジスタ４２はすべてのコジ
ェネレータ属性を格納する。これらの属性は、コジェネ
レータ１０の現在の状態を格納する。現在の状態を表わ
すパラメータとして、例えばコジェネレータ動作モード
、ポインタ位置の描画、前景色、背景色、クリッピング
ウインドウ寸法のような多数のパラメータがある。コジ
ェネレータ１０の内容は、ある時刻におけるコジェネレ
ータ１０の性格を決めるので重要であり、すべての属性
はユーザプログラマブルである。この結果、ディスプレ
イシステムを動作させる上でかなりの柔軟性をユーザに
与えることができる。
【００２０】さらに、大容量マルチプレクサであるリー
ドバックマルチプレクサ４４が設けられている。マルチ
プレクサ４４はディスプレイメモリ２６かまたはバス１
８を介してホストプロセッサ１４にデータを送るディス
プレイメモリインターフェースユニット３５へのデータ
を多重化する。リードバックデータのソース源としては
、コンテクストレジスタ４２、図２の破線ブロックで示
すグラフィックジェネレータ３４、およびブロックテク
スチャリング／コンプレックスクリッピングプロセッサ
３０である。データがホストプロセッサ１４に送られる
場合、ディスプレイメモリインターフェースユニット３
５は、ＦＩＦＯバッファコントローラ３８、４０を介し
て送られる。種々のコジェネレータ１０描画動作を行な
うためにグラフィックジェネレータ３４がリードバック
マルチプレクサ４４に接続される。種々のコジェネレー
タ１０動作のために、ブロックテクスチャリング／コン
プレックスクリッピングプロセッサ３０はさらにデータ
をリードバックマルチプレクサ４４に送る。
【００２１】グラフィックジェネレータ３４はすべての
コジェネレータ１０プリミティブデータおよび記号を発
生し、ビットブロック転送（ＢＩＴＢＬＴ）を行なう。 グラフィックジェネレータ３４はマルチプロセススケジ
ューラ４６、コマンドジェネレータ４１、エリアフィル
／円錐／ベクトルデータジェネレータ４３、記号ジェネ
レータ４５、およびＢＩＴＢＬＴアドレスジェネレータ
４７を有する。エリアフィル／円錐／ベクトルデータジ
ェネレータ４３は、多種線、方形、円、楕円、多角形、
エリアフィルのようなグラフィックプリミティブデータ
を表わすデジタル信号を生成する。これらのプリミティ
ブ信号は次に記号ジェネレータ４５により発生された英
数字および他の記号を表わす他のデジタル信号と結合さ
れ、さらに、ブロックテクスチャリング／コンプレック
スクリッピングプロセッサ３０により発生された第３の
信号群と結合されて最終の信号群が生成されＢＩＴＢＬ
Ｔアドレスジェネレータ４７によりビットマップメモリ
２２内の特定の画素アドレスに転送される。一般には、
ビットマップメモリ２２は各画素ロケーションに対して
定義されたグラフィック表示の色と強度を設定する多層
メモリ層を有する。
【００２２】マルチプロセススケジューラ４６はコジェ
ネレータ１０の各回路間のデータ転送を制御する。マル
チプロセススケジューラ４６はブランチスケジューラア
プローチを用いていくつかの動作を制御し、ソフトウエ
アオペレーティングシステムのある特性をその動作に印
加する。これにより、種々のコジェネレータ１０シーケ
ンス間の機能を独立させ、ユニット間通信の機構を提供
する。
【００２３】エリアフィル／円錐／ベクトルデータジェ
ネレータ４３は幾何学的プリミティブデータを描画する
数学的解を計算する。記号ジェネレータ４５は英数字記
号を発生する。ＢＩＴＢＬＴアドレスジェネレータ４７
は方形ブロックのイメージデータをビットマップメモリ
２２とディスプレイメモリ２６に移動するための汎用機
構を提供する。
【００２４】上述した装置の詳細な説明については、米
国特許出願番号＿＿の”描画プロセッサにおける集積化
された、エリアフィル／円錐／ベクトルデータジェネレ
ータ”に、米国特許出願番号＿＿の”ハードウエアビッ
トブロック転送プロセッサ”に、米国特許出願番号＿＿
の”グラフィックプロセッサのハードウエア記号／テキ
ストジェネレータ”に、米国特許出願番号＿＿の”グラ
フィックプロセッサにおけるマルチプロセススケジュー
ラ”に記載されている。
【００２５】図３において、デュアルチャンネルＦＩＦ
Ｏコントローラ３８、４０はグラフィックコジェネレー
タ１０のディスプレイメモリインターフェースユニット
３５を多機能バス１８を介してホストプロセッサ１４と
結合する。一対の汎用多機能バスインターフェース回６
０、６１はグラフィックプロセッサ１０を多機能バス１
８に接続する。バスインターフェース回路６０、６１は
ディスプレイメモリインターフェースユニット３５およ
びデュアルＦＩＦＯ制御回路６２、６３に接続される。 デュアルＦＩＦＯ制御回路６２、６３はディスプレイメ
モリインターフェースユニット３５に接続される。
【００２６】デュアルチャンネルＦＩＦＯコントローラ
３８、４０は、ディスプレイメモリインターフェースユ
ニット３５とホストコンピュータ１４との間でデータ（
命令および属性）をやりとりする。コントローラ３８、
４０は、ディスプレイメモリインターフェースユニット
３５からの出力データを出力データライン３１５で受取
り、この出力データをバスインターフェース回路６０、
６１を介して、多機能バス１８に接続されたホストプロ
セッサ１４に送られる。コントローラ３８、４０はさら
に、多機能バス１８、バスインターフェース回路６０、
６１を介しホストプロセッサ１４から入力データを受取
り、この入力データを入力データライン６６、６７を介
してデュアルＦＩＦＯコントロール回路３１２、３１３
に送る。デュアルＦＩＦＯコントロール回路６２、６３
はデータをＦＩＦＯにロードするための汎用のＦＩＦＯ
アルゴリズムで実現される。
【００２７】図４にコンテクストレジスタ４２の詳細ブ
ロック図を示す。コンテクストレジスタ４２は２１の属
性レジスタ５１−１乃至５１ー２１、属性レジスタコン
トローラ５２、および属性マルチプレクサ５３から成る
。コンテクストレジスタ４２は図４に示すようにディス
プレイメモリインターフェースユニット３５、ディスプ
レイリストプロセッサ２８、およびリードバックマルチ
プレクサ４４に接続される。
【００２８】コンテクストスイッチング動作を開始する
ためには、コジェネレータ１０は”ＰＵＳＨ属性”コマ
ンドを処理する。ディスプレイリストプロセッサ２８は
ディスプレイメモリ２６からコマンドを読み込む。ＰＵ
ＳＨコマンはＦＩＦＯバッファあるいはディスプレイリ
ストのいずれかに記憶される。コマンドデコーダ（図示
せず）はＰＵＳＨコマンドを検出し、ディスプレイリス
トコマンドインタープリータ（図示せず）に対して、リ
ードバッックマルチプレクサ４４にデータを入力するよ
うに属性データバスを選択するように指示持する。この
バスは、図２に示すように、コンテクストレジスタ４２
からリードバッックマルチプレクサ４４に配線されてい
る。リードバックマルチプレクサ４４の出力は、ディス
プレイメモリインターフェースユニット３５に送られる
。ディスプレイリストプロセッサ２８は、属性バスを、
ディスプレイメモリインターフェースユニット３５に入
力するように選択する。この結果、すべてのコジェネレ
ータ属性データが順次ディスプレイメモリ２６内の属性
スタックに記憶される。属性スタックは１Ｋのメモリで
構成され、３２のテーブルに分かれ、それぞれ３２の入
力を有する。各テーブルは１つのコジェネレータコンテ
クスト、すなわち、状態、一般にはいくつかの使用して
いない入力値を保持する。
【００２９】ディスプレイメモリインターフェースユニ
ット３５に入力するように属性バスが選択されると、デ
ィスプレイリストプロセッサ２８のコマンドインタープ
リータは属性選択コードをコンテクストレジスタ４２の
送る。インタープリータは２１のコードを供給し、コン
テクストレジスタ４２から２１の属性レジスタ値を周期
的に読みだす。この動作はＰＵＳＨ命令の実行により生
じる。属性選択コードはコンテクストレジスタ９３内の
属性マルチプレクサ５３に供給される。第１のコードに
より属性レジスタ１が選択され、その内容が出力される
。属性マルチプレクサ５３はデータをリードバックマル
チプレクサ４４に供給する。第１の属性値は、ディスプ
レイメモリインターフェース３５の入力端子に供給され
る。ディスプレイリストプロセッサ２８のコマンドイン
タープリータは属性スタックアドレスジェネレータ（図
示せず）を制御する。
【００３０】図５は、ＦＩＦＯコントローラ３８、４０
のブロック図である。デュアルチャンネルＦＩＦＯコン
トローラ３８、４０はホストプロセッサ１４からコマン
ドを受け取る。チャンネル２のインターフェーストラン
シーバ７０は、データとアドレスを受取り、ホストプロ
セッサ１４とハンドシェークを行なってバス転送を行な
う。チャンネル２のインターフェースは、次にチャンネ
ル２の要求をアクティブにする。優先度コントローラ７
１はチャンネル１の動作とチャンネル２の動作を監視す
る。この場合、チャンネル１はアイドル状態であり、チ
ャンネル２はＦＩＦＯ２のコマンドを受け取る。チャン
ネル２のインターフェーストランシーバ７０の機能は、
優先度を設定するとともに、実行すべきメモリサイクル
の種類を決定することである。チャンネル２のトランシ
ーバ７０がサイクルタイプを決定すると、それをディス
プレイメモリサイクル要求回路７２に知らせサイクルを
実行する。優先度コントローラ７１はチャンネル２の要
求を受取り、ホストプロセッサ１４から送られてきたデ
ータを入力データレジスタ７３にロードする。入力デー
タレジスタ７３はその内容をディスプレイメモリサイク
ル要求回路７２に送る。アドレスデコーダ７４は現在の
ホストプロセッサアドレスをデコードする。優先度コン
トローラ７１はこの情報を用いてホストプロセッサ１４
が何をしようとしているのかを判断する。この場合、Ｆ
ＩＦＯ２への書き込みが行なわれる。優先度コントロー
ラ７１はＦＩＦＯコントローラ７５からＦＩＦＯ０２の
書き込みポインタを選択する。優先度コントローラ７１
はアドレスマルチプレクサ７６を制御してＦＩＦＯ２の
書き込みポインタを選択する。アドレスマルチプレクサ
７６はＦＩＦＯ２の書き込みポインタ値をディスプレイ
メモリサイクル要求回路７２に送る。優先度コントロー
ラ７１はディスプレイメモリサイクル要求回路７２に対
してコマンドを送り、ＦＩＦＯ２へのライトサイクルを
実行させる。ディスプレイメモリサイクル要求回路７２
は適当なアドレスとデータを有する。ディスプレイメモ
リサイクル要求回路はディスプレイメモリインターフェ
ースユニット３５に対してサイクル要求を出す。チャン
ネル１トランシーバ６５と出力データレジスタ６９が採
用される＿＿＿＿。
【００３１】ディスプレイメモリ２６のメモリマップは
表Ｉに示される。このディスプレイメモリ２６は１ワー
ドが３２ビットで構成された４００万（４Ｍ）ワードを
有するＲＡＭチップで実現される。このディスプレイメ
モリ２６は多重化された種々のアドレスレジスタ、ＦＩ
ＦＯポインタ、およびスタックポインタによりアクセス
され、多重ポートメモリを構成している。４Ｍワードの
ディスプレイメモリ２６をアドレスするには２２ビット
のアドレスデータで十分である。多くのアドレス回路は
限られたアドレス空間を有しているのでプログラム可能
なビット数を制限したハードワイヤードブロックアドレ
スは回路効率を高める。例えば、１０２４乃至２０４７
ワードをアドレスするＦＩＦＯ１ポインタは１０ビット
のプログラム可能なアドレス、すなわち、１１のＭＳＢ
ビット（ビット１０乃至２１）をゼロ状態にハードワイ
ヤリングし、次のＭＳＢ（ビット９）を１状態にハード
ワイアリングする。ディスプレイメモリ２６の３２ビッ
ト出力はすべてのデスティネーションにファンアウトさ
れる。
【００３２】表Ｉでは、ディスプレイメモリのメモリマ
ップは格納された情報のロケーションとキャパシタンス
を示す。１ＫのようにＫはメモリの数千ワードを表わし
、用語Ｍは４Ｍのように数百万ワードのメモリを意味す
る。１Ｋワード以上のメモリアドレスおよびメモリキャ
パシティは説明を容易にするために丸め込みが行なわれ
る。しかしながら、好適実施例では、丸め込まれた数は
２進数で実現される。例えば、１Ｋは１０２４を、４Ｋ
は４０９６を表わす。
【００３３】ディスプレイメモリ２６内のアドレス０ー
８（ワード０ー７）の未使用の８ワードは、将来の使用
のためにとってある。２４７ワード（ワード８乃至２５
５）を有する割り込みテーブルは未使用の８ワード上に
位置し、割り込みベクトルを格納する。それぞれ、２５
６ワード（ワード２５６乃至５１１）および５１２ワー
ド（５１２乃至１Ｋ）を有する１対のサブルーチンスタ
ック１、２は割り込みテーブルの上に位置し、サブルー
チンコールからの戻りアドレスを格納するのに使用され
る。サブルーチンスタック１はチャンネル１からのサブ
ルーチンコールの戻りアドレスを格納し、サブルーチン
スタック２はチャンネル２からのサブルーチンコールの
戻りアドレスを格納する。一対のＦＩＦＯ、それぞれ１
Ｋワード（ワード６Ｋ乃至７Ｋ）と４Ｋワード（ワード
２Ｋ乃至６Ｋ）を有する高優先度ＦＩＦＯ（ＦＩＦＯ１
）および低優先度ＦＩＦＯ（ＦＩＦＯ２）はサブルーチ
ンスタックの上に位置する。これらのＦＩＦＯはホスト
プロセッサ１４からの入力ディスプレイリストと各コマ
ンドパケットを格納するのに使用される。ＦＩＦＯの上
には１Ｋワード（ワード６Ｋ乃至７Ｋ）を有する属性ス
タックが位置し、コンテクストスイッチングのための属
性を格納するのに使用される。１Ｋワード（ワード７Ｋ
乃至８Ｋ）を有するサイン／コサインテーブルは属性ス
タックの上に位置し、円錐の描画に使用される。フォン
トテーブルは１２８のテーブルから成り、各テーブルは
、４Ｋワードから成りトータル５１２Ｋワード（ワード
８Ｋ乃至５２０Ｋ）のフォントテーブルがサイン／コサ
インテーブルの上に位置し、記号およびテキスト描画に
使用される。３．５Ｍワード（ワード５２０Ｋ乃至４Ｍ
）のディスプレイリストメモリはディスプレイメモリの
フォントテーブルの上に位置する。 表ＩＩ コジェネレータ描画 描画ポインタ ＸＹアドレスオフセット値 前景色 背景色 カラーマスク ビットマップメモリアドレス クリッピングウインドウ１ クリッピングウインドウ２ クリッピングウインドウ３ 記号属性１ 記号属性２ ラインテクスチャ１ ラインテクスチャ２ テクスチャ定義１ テクスチャ定義２ ＢＩＴＢＬＴソースブロック定義 アドレスＸＹ記号ストリング位置 ＤＤＡテクスチャおよびポリライン状態ＤＭポインタ１ ＤＭポインタ２ 図６においてＦＩＦＯメモリマップは表Ｉに従いディス
プレイメモリ２６に実現される。各ＦＩＦＯは、ＦＩＦ
Ｏ制御回路３１２、３１３に含まれるリードポインタを
格納するリードカウンタとライトポインタを格納するラ
イトカウンタで実現される。ＦＩＦＯメモリはディスプ
レイメモリ２６のアドレス１Ｋ乃至６Ｋで実現される。 ＦＩＦＯメモリは、一般的な方法で実現される。この場
合、リードする次のワードがリードポインタによりアド
レスされ、ライトされる次のワードがライトポインタで
表わされる。ワードが書かれると、リードポインタは次
のメモリリードアドレスにインクリメントされる。リー
ドアドレスまたはライトアドレスがＦＩＦＯの上部の最
後のメモリアドレスになると、すなわち、ＦＩＦＯ２で
はメモリアドレス６１４３、ＦＩＦＯ１では、メモリア
ドレス２０４７になると、ポインタはＦＩＦＯの一番下
のアドレスを再び示す。
【００３４】ポインタが周回するので、一方のポインタ
が他方のポインタに追いつくことになる。さらにロジッ
ク回路がＦＩＦＯ制御回路３１２、３１３内に実現され
、一般的な方法でＦＩＦＯ動作を連動させている。第１
に、ＦＩＦＯが空の状態の場合には、リードポインタが
ライトポインタを追い越さないための回路が設けられる
。リードポインタがライトポインタアドレスに追いつい
て等しくなったとき、このＦＩＦＯからの処理は、ライ
トポインタがリードポインタを追い越すまでディスエー
ブルの状態になる。第２に、ＦＩＦＯが満の状態ではラ
イトポインタがリードポインタを追い越さないための回
路が設けられる。ライトポインタがリードポインタに追
いつき等しくなると、リードポインタがライトポインタ
を追い越すまで、ホストプロセッサ１４からＦＩＦＯへ
のローディングはディスエーブルの状態となる。これは
、ＦＩＦＯが満のとき多機能バス１８を介してホストプ
ロセッサ１４へ返すアクノレッジ信号をディスエーブル
にすることにより実現される。
【００３５】図７において、属性スタックは表Ｉに従っ
てディスプレイメモリ２６に実現される。グラフィック
プロセッサ１０は多くの内部属性により実現される。こ
れらの属性を結合して、グラフィックコジェネレータ１
０の現在の状態を定義する。グラフィックコジェネレー
タ１０の状態により動作の性格が定義される。プッシュ
ダウンスタックとして実現される属性スタックによりプ
ログラマは最大３２の異なる状態を格納でき、各状態は
２１の属性を有する。属性スタックポインタと属性スタ
ックコントロール回路はグラフィックコジェネレータ１
０内に含まれるように実現される。
【００３６】属性ブロックは３２のテーブルに分割され
た１Ｋブロックのメモリとして実現される。各テーブル
は３２ワードで構成される。このシステムでは、２１の
属性レジスタを有しているので、スタックの各属性テー
ブルは、２１の属性のグラフィックコンテクストと１１
のスペアワードを有する。スタックポインタを格納する
カウンタを有し、カウンタをインクリメントすることに
より２１のアドレスを生成して、属性テーブルを属性ス
タックにプッシュダウンし、デクリメントすることによ
り２１のアドレスを生成して、属性テーブルを属性スタ
ックからポップアップする。コンテクスト回路はコンテ
クストレジスタユニットに含まれる。コンテクスト回路
は、米国モトローラ社の割り込みスタックのような一般
的な方法で実現される。多くの異なる属性セットを構築
できる。２１の属性セットの一例を表ＩＩに示す。
【００３７】これらのレジスタに格納された属性は割り
込みに応答して、ディスプレイメモリ２６の属性スタッ
クにプシュウダウンされ、割り込み処理の完了に応答し
てディスプレイメモリ２６の属性スタックからポップア
ップされる。ＲＥＴＵＲＮ命令は割り込みをするタスク
命令セットの終わりに配置され、割り込みまれたタスク
を続行するために、割り込まれたタスクのコンテクスト
をリストアする。割り込みの実現方法は、関連出願であ
る”グラフィック描画プロセッサの汎用およびＤＭＡ処
理”に詳細に記述されている。
【００３８】割り込みは、ディスプレイメモリ２６のデ
ィスプレイリスト領域のディスプレイリストに処理動作
をベクトル化する。例えば、低優先度ＦＩＦＯ２または
ディスプレイメモリ２６のディスプレイリスト領域から
処理される低優先度ディスプレイリストは、高優先度Ｆ
ＩＦＯ１のソフトウエア割り込みにより割り込みをかけ
、ディスプレイリスト領域のディスプレイリストを処理
可能である。グラフィックコジェネレータ１０がＦＩＦ
Ｏまたはディスプレイリスト領域からの情報を処理して
いるときに、割り込みが処理される。割り込みはその処
理動作をディスプレイリスト領域にベクトル化する。 この処理は、関連出願”グラフィック描画プロセッサの
並列汎用およびＤＭＡ処理”で述べたＤＭＡ並列処理を
用いてこのディスプレイリストのローディングと並列に
行なうことができる。割り込みは自動的に、戻りアドレ
スを、ディスプレイメモリインターフェースユニット３
５の割り込みスタックに格納する。
【００３９】コンテクストスイッチング能力により、多
重ディスプレイリストルーチンを多重化することができ
る。さらに、多重ホストプロセッサ１４は異なるディス
プレイリストルーチンをグラフィックプロセッサ１０に
処理させるために、ダウンロードすることができ、各デ
ィスプレイリストルーチンは異なるコンテクストを持つ
ことができる。このディスプレイリストルーチンは多重
レベルにネスティングした割り込みにより割り込みがか
けられる。この結果、第２ルーチンが現在処理されてい
る第１ルーチンに割り込みをかけ、第３ルーチンが現在
処理されている第２ルーチンに割り込みをかけ、第４ル
ーチンが現在処理されている第３ルーチンに割り込みを
かけることができ、以下順次同様の処理を行なうことが
できる。各割り込まれたルーチンの属性は、属性スタッ
クにプッシュダウンされ、割り込みをかけるルーチンの
属性が属性レジスタにロードされる。割り込みをかけた
ルーチンの処理が完了すると、そのルーチンのＲＥＴＵ
ＲＮ命令が最後に割り込まれたルーチンの属性を属性ス
タックからポップアップし、この最後に割り込まれたル
ーチンの命令の実行が開始される。これはコンテクスト
スイッチングとして知られている。属性スタックは３２
層のネスティングで構成される。この結果、３２のネス
ティングされたディスプレイリストサブルーチンを使用
ことができる。プッシュダウン動作は、コンテクストレ
ジスタにより格納されたすべての属性を属性スタックの
現在の属性スタックポインタ位置に順次格納する。プロ
グラマは、内部属性の一部または全部を属性レジスタに
オーバライトすることができる。このオーバライトされ
た属性は、属性スタックからのポップアップ動作により
リストアすることができるので、データをこわさないオ
ーバライトである。このポップアップ動作は、現在の属
性スタックリードポインタロケーションから２１の属性
をシーケンシャルにリストアする。サブルーチンスタッ
クは、コンテクストを変えることなく、チャンネル１に
対して最大２５６レベルのサブルーチングのネスティン
グが可能であり、チャンネル２に対しては、最大５１２
レベルのネスティングが可能である。
【００４０】多重レベルのネスティングされた割り込み
およびサブルーチンを含む汎用グラフィック処理能力お
よび並列処理能力は、関連出願”グラフィック描画プロ
セッサにおける並列汎およびＤＭＡ処理”に詳細に書か
れている。
【００４１】ネスティングされたサブルーチンは同一チ
ャンネル内でも使用できるし、双方のチャンネルにまた
がっていても使用できる。例えば、３つのディスプレイ
リストルーチンＡ，Ｂ，Ｃについて述べる。はじめに、
システムは、チャンネル２のディスプレイリストルーチ
ンＡを実行する。次に、ディスプレイリストルーチンＢ
がチャンネル１に送られる。次に、グラフィックコジェ
ネレータ１０はディスプレイリストルーチンＢを処理す
るために、チャンネル１にコンテクストスイッチングを
行なう。ルーチンＡに対するグラフィックコジェネーレ
ータ１０の現在の状態は、属性スタックにプッシュダウ
ンされる。次に、ルーチンＢの実行が開始される。ルー
チンＢはルーチンＡをコンテクストレジスタにオーバラ
イトする新しい属性を有する。ルーチンＢを処理してい
る間、ルーチンＣはチャンネル１のルーチンＢに割り込
みをかける。この結果、グラフィックコジェネレータ１
０はチャンネル１にとどまり、ディスプレイリストルー
チンＣを処理する。これはチャンネル２がチャンネル１
よりも低い優先度を有し、それゆえ、チャンネル２はチ
ャンネル１の処理を阻止することが禁じられる。ルーチ
ンＢのグラフィックコジェネレータ１０の現在の状態も
属性スタックにプッシュダウンされる。ルーチンＣの実
行が開始される。ルーチンＣはルーチンＢの属性をコン
テクストレジスタにオーバライトする新しい属性を有し
ている。ルーチンＣの実行が完了すると、グラフィック
プロセッサ１０はルーチンＢをチャンネル１にコンテク
ストスイッチングする。ルーチンＢの属性は、属性スタ
ックの一番上からポップアップされてコンテクストレジ
スタにロードされる。ルーチンＢの属性は、コンテクス
トレジスタ内のルーチンＣの属性をオーバライトする。 グラフィックコジェネレータ１０は割り込みをかけられ
た時点からルーチンＢの処理を開始する。ルーチンＢの
実行が完了すると、グラフィックコジェネレータ１０は
チャンネル２のコンテクストスイッチングを行い、ルー
チンＡの属性を属性スタックからポップアップし、コン
テクストレジスタ内のルーチンＢの属性をオーバライト
する。次に、グラフィックプロセッサ１０は、割り込み
をかけられた時点から処理ルーチンＡを開始する。この
例は、コンテクストスイッチング、およびネスティング
された割り込みおよびサブルーチンの簡単な例である。
【００４２】ここに開示されている内容から多くの変形
例を実現可能である。例えば、ＦＩＦＯは共有ディスプ
レイメモリ２６の代わりに専用メモリで実現してもよい
。また、スタックは、共有ディスプレイメモリ２６の代
わりに専用のメモリで実現可能である。また、チャンネ
ルの数は２に限らず、３チャンネルあるいは６チャンネ
ルでも即実現できる。また、システムの各部を、システ
ム動作を行なうようにプログラム可能なモトローラ社の
６８０４０あるいはＡＭＤ社の２９０００のようなマイ
クロプロセッサで実現できる。また、多機能バス１８お
よび汎用ホストプロセッサ１４のかわりに専用のデータ
路および専用のホストプロセッサ１４で実現可能である
。また、グラフィックシステムは、例えストアードプロ
グラム方式のプロセッサあるいは専用ハードウエアプロ
セッサで構成してもよい。ストアードプログラム方式の
プロセッサは、例えばマイクロプロセッサ、アレイプロ
セッサ、ＲＩＳＣプロセッサで実現してもよい。
【００４３】以上、新規で改良されたグラフィックディ
スプレイシステムおよび方法を述べたが、上述の実施例
はこの発明の原理の応用例を表わす多くの特定の実施例
の一部に過ぎず、この発明の範囲を逸脱することなく、
当業者により種々変形実施可能である。
【図面の簡単な説明】
【図１】この発明の原理に従ってデュアルハードウエア
チャンネルおよびハードウエアコンテクストスイッチン
グを採用したグラフィックプロセッサシステムを表わす
ブロック図。
【図２】図１のグラフィックプロセッサの詳細ブロック
図。
【図３】この発明の特徴を表わすグラフィックプロセッ
サとバスの間のインターフェースを表わす図。
【図４】図２に示すコンテクストレジスタの詳細ブロッ
ク図。
【図５】図２のデュアルチャンネルＦＩＦＯコントロー
ラの詳細ブロック図。
【図６】ＦＩＦＯを表わすメモリマップ。
【図７】属性スタックを表わすメモリマップ。
【符号の説明】
１０．．．デュアルチャンネル多機能コジェネレータ１
４．．．ホストプロセッサ １６．．．レーダシステム １７．．．他のコジェネレータ １８．．．多機能バス ２０．．．イメージバス ２２．．．ビットマップメモリ ２３．．．ビデオバス ２６．．．ディスプレイメモリ ２８．．．ディスプレイリストプロセッサ３０．．．ブ
ロックテクスチャリング／コンプレックスクリッピング
プロセッサ ３４．．．グラフィックジェネレータ ３５．．．ディスプレイメモリインターフェースユニッ
ト ３８、４０．．．デュアルチャンネルＦＩＦＯコントロ
ーラ ４１．．．コマンドジェネレータ ４２．．．コンテクストレジスタ ４３．．．エリアフィル／円錐／ベクトルデータジェネ
レータ ４４．．．リードバックマルチプレクサ４５．．．記号
ジェネレータ ４６．．．マルチプロセススケジューラ４７．．．ＢＩ
ＴＢＬＴアドレスジェネレータ５１−１乃至５１ー２１
．．．属性レジスタ５２．．．属性レジスタロードコン
トローラ５３．．．属性マルチプレクサ ６０、６１．．．バスインターフェース回路６２、６３
．．．デュアルＦＩＦＯコントロール回路６５．．．チ
ャンネルトランシーバ ６９．．．出力データレジスタ ７０．．．チャンネル２インターフェーストランシーバ
７１．．．優先度コントローラ ７２．．．ディスプレイメモリサイクル７３．．．入力
データレジスタ ７４．．．アドレスデコーダ ７５．．．ＦＩＦＯコントローラ ７６．．．アドレスマルチプレクサ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】　　各々が複数のグラフィック命令を有す
    る複数のディスプレイリストを発生するストアードプロ
    グラム方式のコンピュータと；前記ストアードプログラ
    ム方式のコンピュータと接続され、前記複数のディスプ
    レイリストを格納する複数のＦＩＦＯと；および前記複
    数のＦＩＦＯと接続され、前記複数のＦＩＦＯにより格
    納された複数のディスプレイリストに応答してグラフィ
    ック画素信号を発生するグラフィックプロセッサとで構
    成されることを特徴とするディスプレイシステム。
  2. 【請求項２】　　前記複数のＦＩＦＯの各々はそれぞれ
    異なるディスプレイリストを格納し、前記グラフィック
    プロセッサは、前記複数のＦＩＦＯのうちの異なるＦＩ
    ＦＯに格納された異なるディスプレイリスト間のコンテ
    クストを切り替えるコンテクストスイッチング回路を有
    することを特徴とする請求項１に記載のディスプレイシ
    ステム。
  3. 【請求項３】　　前記複数のＦＩＦＯの各々は、それぞ
    れ異なるディスプレイリストを格納し、前記グラフィッ
    クプロセッサは、割り込み信号を発生する割り込み入力
    回路と；前記割り込み入力回路および前記複数のＦＩＦ
    Ｏと接続され、割り込み信号および前記複数のＦＩＦＯ
    により格納された第１ディスプレイリストに応答してグ
    ラフィック画素信号の発生を阻止するとともに、前記割
    り込み信号および複数のＦＩＦＯにより格納された第２
    ディスプレイリストに応答してグラフィック画素信号を
    発生する割り込み実行回路とを有することを特徴とする
    請求項１に記載のディスプレイシステム。
  4. 【請求項４】　　前記複数のＦＩＦＯの各々は、それぞ
    れ異なるディスプレイリストを格納し、前記グラフィッ
    クプロセッサは、割り込み信号を発生する割り込み入力
    回路と；前記割り込み入力回路および前記複数のＦＩＦ
    Ｏと接続され、割り込み信号および前記複数のＦＩＦＯ
    により格納された第１ディスプレイリストに応答してグ
    ラフィック画素信号の発生を阻止するとともに、前記割
    り込み信号および複数のＦＩＦＯにより格納された第２
    ディスプレイリストに応答してグラフィック画素信号を
    発生する割り込み実行回路と；前記割り込み回路に接続
    され、前記割り込み信号に応答して前記第１ディスプレ
    イリストのコンテクストを格納するコンテクストメモリ
    とを有することを特徴とする請求項１に記載のディスプ
    レイシステム。
  5. 【請求項５】　　前記複数のＦＩＦＯの各々は、それぞ
    れ異なるディスプレイリストを格納し、前記グラフィッ
    クプロセッサは、割り込み信号を発生する割り込み入力
    回路と；前記割り込み入力回路および前記複数のＦＩＦ
    Ｏと接続され、割り込み信号および前記複数のＦＩＦＯ
    により格納された第１ディスプレイリストに応答してグ
    ラフィック画素信号の発生を阻止するとともに、前記割
    り込み信号および複数のＦＩＦＯにより格納された第２
    ディスプレイリストに応答してグラフィック画素信号を
    発生する割り込み実行回路と；割り込み入力回路に接続
    され割り込み信号に応答して第１ディスプレイリストの
    コンテクストを格納するプッシュダウンスタックとを有
    することを特徴とする請求項１に記載のディスプレイシ
    ステム。
  6. 【請求項６】　　前記複数のＦＩＦＯの各々は、それぞ
    れ異なるディスプレイリストを格納し、前記グラフィッ
    クプロセッサは、割り込み信号を発生する割り込み入力
    回路と；前記割り込み入力回路および前記複数のＦＩＦ
    Ｏと接続され、割り込み信号および前記複数のＦＩＦＯ
    により格納された第１ディスプレイリストに応答してグ
    ラフィック画素信号の発生を阻止するとともに、前記割
    り込み信号および複数のＦＩＦＯにより格納された第２
    ディスプレイリストに応答してグラフィック画素信号を
    発生する割り込み実行回路と；前記割り込み入力回路に
    接続され、前記割り込み信号に応答して前記第１ディス
    プレイリストのコンテクストを格納するコンテクストメ
    モリと；前記割り込み実行回路に接続され、前記複数の
    回路により格納された第２ディスプレイリストに応答し
    てリストア信号を発生するリストア制御回路とを有する
    ことを特徴とする請求項１に記載のディスプレイシステ
    ム。
  7. 【請求項７】　　前記ストアードプログラム方式のコン
    ピュータは複数のストアードプログラム方式のコンピュ
    ータから成り、各コンピュータは、前記複数のディスプ
    レイリストの少なくとも１つを発生し、前記複数のＦＩ
    ＦＯは前記複数のストアードプログラム方式のコンピュ
    ータに接続され、前記複数のストアードプログラム方式
    のコンピュータから出力された複数のディスプレイリス
    トを格納することを特徴とする請求項１に記載のディス
    プレイシステム。
  8. 【請求項８】　　前記グラフィックプロセッサは、前記
    複数のＦＩＦＯに接続され、前記ストアードプログラム
    方式のコンピュータからディスプレイリストが出力され
    ることと並行して、前記複数のディスプレイリストの少
    なくとも１つを処理することを特徴とする請求項１に記
    載のディスプレイシステム。
  9. 【請求項９】　　前記グラフィックプロセッサ（１０）
    は多重レベルのネスティングされた割り込み制御により
    グラフィック画素信号の発生を制御する多重レベルのネ
    スティングされた割り込み回路を有することを特徴とす
    る請求項１に記載のディスプレイシステム。
  10. 【請求項１０】　　前記グラフィックプロセッサは、ネ
    スティングされたサブルーチン制御によりグラフィック
    画素信号の発生を制御するネスティングされたサブルー
    チン回路を有することを特徴とする請求項１に記載のデ
    ィスプレイシステム。
  11. 【請求項１１】　　前記グラフィックプロセッサに接続
    され前記グラフィック画素信号を格納するビットマップ
    メモリと；前記ビットマップメモリに接続され、前記ビ
    ットマップメモリに格納されたグラフィック画素信号に
    応答してディスプレイを発生するディスプレイモニタ。
  12. 【請求項１２】　　高優先度処理チャンネルおよび低優
    先度処理チャンネルから成る第１および第２ハードウエ
    アチャンネルと；複数のホストコンピュータをインター
    フェースする前記第１および第２ハードウエアチャンネ
    ルに接続されたデュアルチャンネルＦＩＦＯコントロー
    ラとを備え、前記デュアルチャンネルＦＩＦＯコントロ
    ーラは、第２のホストコンピュータの現在のコンテクス
    トを属性スタックにセーブすることにより、第１チャン
    ネル上で動作している第２ホストコンピュータに対して
    第１ホストコンピュータが割り込みをかけ、第１ホスト
    コンピュータが動作を完了すると、第１ホストコンピュ
    ータのコンテクストがリストアされて第２ホストコンピ
    ュータがリジューム処理を行なうように、ハードウエア
    コンテクストスイッチングを行なうことにより、第１お
    よび第２のハードウエアチャンネルを複数のホストコン
    ピュータが使用することを可能にする手段を有すること
    を特徴とする請求項１に記載のディスプレイシステム。
  13. 【請求項１３】　　ディスプレイリストを発生するスト
    アードプログラム方式のコンピュータと、前記ストアー
    ドプログラム方式のコンピュータと接続され、ディスプ
    レイリストを格納するディスプレイメモリと、前記ディ
    スプレイメモリと接続され、前記ディスプレイリストに
    応答して画素信号を発生するグラフィックプロセッサと
    、前記ストアードプログラム方式のコンピュータと前記
    グラフィックプロセッサとの間のインターフェースを司
    るコンテクストスイッチング機構とを備えたディスプレ
    イシステムにおいて、前記コンテクストスイッチング機
    構は、高優先度処理チャンネルと低優先度処理チャンネ
    ルとから成る第１および第２ハードウエアチャンネルと
    ；前記第１および第２ハードウエアチャンネルに接続さ
    れ、前記ストアードプログラム方式のコンンピュータと
    前記ディスプレイメモリとの間のインターフェースを司
    り、前記ディスプレイリストを前記ディスプレイメモリ
    内の第１および第２ＦＩＦＯバッファに選択的にロード
    するデュアルチャンネルＦＩＦＯコントローラと；前記
    グラフィックプロセッサとディスプレイメモリとに接続
    され低優先度のディスプレイリストの処理に割り込みを
    かけ、高優先度のディスプレイリストの処理を開始する
    ことを特徴とする割り込み回路と；各ディスプレイリス
    トに関連するコンテクスト属性を格納する複数のコンテ
    クストレジスタと、高優先度のディスプレイリストが処
    理されると、低優先度のディスプレイリストの属性をリ
    ストアするリードバックマルチプレクサとを有すること
    を特徴とするディスプレイシステム。
  14. 【請求項１４】　　前記デュアルチャンネルＦＩＦＯコ
    ントローラは高優先度処理チャンネルおよび低優先度処
    理チャンネルから成る第１および第２ハードウエアチャ
    ンネルと；複数のホストコンピュータとインターフェー
    スする第１および第２ハードウエアチャンネルに接続さ
    れたデュアルチャンネルＦＩＦＯコントローラと；第１
    および第２インタラプト信号を処理するデュアルチャン
    ネル割り込みコントローラと；タスク優先度を、Ｉｎｔ
    １（高）、Ｉｎｔ２、ＦＩＦＯ１、ＦＩＦＯ２（低）と
    定義するかあるいは、Ｉｎｔ１（高）、ＦＩＦＯ１、Ｉ
    ｎｔ２、ＦＩＦＯ２（低）と定義するプログラム可能な
    優先度構造とを有することを特徴とする請求項１３に記
    載のディスプレイシステム。
  15. 【請求項１５】　　前記割り込み回路は、第２のホスト
    コンピュータの現在のコンテクストを属性スタックにセ
    ーブすることにより、第１チャンネル上で動作している
    第２ホストコンピュータに対して第１ホストコンピュー
    タが割り込みをかけ、第１ホストコンピュータが動作を
    完了すると、第１ホストコンピュータのコンテクストが
    リストアされて第２ホストコンピュータがリジューム処
    理を行なうように、ハードウエアコンテクストスイッチ
    ングを行なうことにより、第１および第２のハードウエ
    アチャンネルを複数のホストコンピュータが使用するこ
    とを可能にする手段を有することを特徴とする請求項１
    ３に記載のディスプレイシステム。
  16. 【請求項１６】　　ＦＩＦＯとグラフィックプロセッサ
    を有したシステムにおいて、第１ディスプレイリストを
    ＦＩＦＯに転送するステップと；グラフィックプロセッ
    サにより第１ディスプレイリストの処理を開始するステ
    ップと；第２ディスプレイリストをＦＩＦＯに転送する
    ステップと；前記グラフィックプロセッサにより第１デ
    ィスプレイリストの処理に割り込みをかけ、第１ディス
    プレイリストのコンテクストを格納するステップと；前
    記グラフィックプロセッサにより第２ディスプレイリス
    トの処理を開始するステップと；前記グラフィックプロ
    セッサにより前記第２ディスプレイリストの処理の完了
    を検出するステップと；前記第１ディスプレイリストの
    コンテクストを格納するステップと；および前記グラフ
    ィックプロセッサにより前記第１ディスプレイリストの
    処理を継続するステップとで構成されることを特徴とす
    る表示制御方法。
  17. 【請求項１７】　　各々が複数の命令を有するディスプ
    レイリストを発生するストアードプログラム方式のコン
    ピュータと、前記ストアードプログラム方式のコンピュ
    ータと接続され、前記ディスプレイリストを格納する複
    数のＦＩＦＯと；前記複数のＦＩＦＯと接続され、ディ
    スプレイリストに応答して画素信号を発生するグラフィ
    ックプロセッサと；前記グラフィックプロセッサと接続
    され、前記グラフィックプロセッサの動作に割り込みを
    かける割り込み回路と；前記グラフィックプロセッサと
    前記割り込み回路に接続され、前記割り込みに応答して
    コンテクストを格納するコンテクストメモリとを有した
    表示システムにおいて、前記ストアードプログラム方式
    のコンピュータから出力された第１ディスプレイリスト
    を前記複数のＦＩＦＯのうちの第１のＦＩＦＯに転送す
    るステップと；前記グラフィックプロセッサにより前記
    第１ディスプレイリストの処理を開始するステップと；
    ストアードプログラム方式のコンピュータから出力され
    た第２ディスプレイリストを前記複数のＦＩＦＯのうち
    の第２ＦＩＦＯに転送するステップと；前記グラフィッ
    クプロセッサによる第１ディスプレイリストの処理に割
    り込みをかけ、前記コンテクストメモリに第１ディスプ
    レイリストのコンテクストを格納するステップと；前記
    グラフィックプロセッサにより第２ディスプレイリスト
    の処理を開始するステップと；前記グラフィックプロセ
    ッサにより第２ディスプレイリストの処理の完了を検出
    するステップと；前記コンテクストメモリにより格納さ
    れた第１ディスプレイリストのコンテクストをリストア
    するステップと；および前記グラフィックプロセッサに
    より第１ディスプレイリストの処理を継続するステップ
    とで構成されることを特徴とする表示制御方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06215141A (ja) * 1992-11-30 1994-08-05 Internatl Business Mach Corp <Ibm> ２つのグラフィック・データ・ストリームを同時に処理する装置および方法
JPH11133943A (ja) * 1997-10-27 1999-05-21 Hitachi Ltd データ処理装置及びデータ処理システム
JP2004272894A (ja) * 2003-02-18 2004-09-30 Microsoft Corp グラフィックス処理ユニットのマルチスレッド式カーネル
CN100351867C (zh) * 2004-09-22 2007-11-28 索尼计算机娱乐公司 高效地进行图像处理的信息处理装置

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2509192A (en) * 1991-08-21 1993-03-16 Digital Equipment Corporation Address method for computer graphics system
US5321810A (en) * 1991-08-21 1994-06-14 Digital Equipment Corporation Address method for computer graphics system
US5388841A (en) * 1992-01-30 1995-02-14 A/N Inc. External memory system having programmable graphics processor for use in a video game system or the like
US5596749A (en) * 1992-09-21 1997-01-21 Texas Instruments Incorporated Arbitration request sequencer
US5613126A (en) * 1994-05-31 1997-03-18 Advanced Micro Devices, Inc. Timer tick auto-chaining technique within a symmetrical multiprocessing system
US5768626A (en) * 1994-06-24 1998-06-16 Intel Corporation Method and apparatus for servicing a plurality of FIFO's in a capture gate array
EP0732651B1 (fr) * 1995-03-15 2001-09-26 Koninklijke Philips Electronics N.V. Système de traitement d'informations pour effectuer des tâches ayant des priorités diverses et modem comportant un tel système
US5812150A (en) * 1995-04-28 1998-09-22 Ati Technologies Inc. Device synchronization on a graphics accelerator
US5760792A (en) * 1995-05-01 1998-06-02 Intergraph Corporation Fifo logical addresses for control and error recovery
US5794037A (en) * 1995-05-01 1998-08-11 Intergraph Corporation Direct access to slave processing by unprotected application using context saving and restoration
US5659750A (en) * 1995-05-15 1997-08-19 Nvidia Corporation Apparatus for context switching of input/output devices in responses to commands from unprivileged application programs
US5673416A (en) * 1995-06-07 1997-09-30 Seiko Epson Corporation Memory request and control unit including a mechanism for issuing and removing requests for memory access
US5696940A (en) * 1995-09-29 1997-12-09 Intel Corporation Apparatus and method for sharing first-in first-out memory space between two streams of data
US5896141A (en) * 1996-07-26 1999-04-20 Hewlett-Packard Company System and method for virtual device access in a computer system
US6247040B1 (en) 1996-09-30 2001-06-12 Lsi Logic Corporation Method and structure for automated switching between multiple contexts in a storage subsystem target device
US6148326A (en) * 1996-09-30 2000-11-14 Lsi Logic Corporation Method and structure for independent disk and host transfer in a storage subsystem target device
US6081849A (en) * 1996-10-01 2000-06-27 Lsi Logic Corporation Method and structure for switching multiple contexts in storage subsystem target device
US5949994A (en) * 1997-02-12 1999-09-07 The Dow Chemical Company Dedicated context-cycling computer with timed context
US6145033A (en) * 1998-07-17 2000-11-07 Seiko Epson Corporation Management of display FIFO requests for DRAM access wherein low priority requests are initiated when FIFO level is below/equal to high threshold value
US6243770B1 (en) 1998-07-21 2001-06-05 Micron Technology, Inc. Method for determining status of multiple interlocking FIFO buffer structures based on the position of at least one pointer of each of the multiple FIFO buffers
US6119207A (en) * 1998-08-20 2000-09-12 Seiko Epson Corporation Low priority FIFO request assignment for DRAM access
US6252600B1 (en) 1998-10-02 2001-06-26 International Business Machines Corporation Computer graphics system with dual FIFO interface
US6339427B1 (en) * 1998-12-15 2002-01-15 Ati International Srl Graphics display list handler and method
US7233331B2 (en) * 2000-03-16 2007-06-19 Square Enix Co., Ltd. Parallel object task engine and processing method
US6724391B1 (en) * 2000-06-30 2004-04-20 Intel Corporation Mechanism for implementing Z-compression transparently
US6557083B1 (en) * 2000-06-30 2003-04-29 Intel Corporation Memory system for multiple data types
US7196710B1 (en) * 2000-08-23 2007-03-27 Nintendo Co., Ltd. Method and apparatus for buffering graphics data in a graphics system
US6624815B1 (en) 2000-08-31 2003-09-23 National Semiconductor Corporation System, method, and apparatus for creating character boxes for on screen displays
JP2004140575A (ja) * 2002-10-17 2004-05-13 Sony Corp データ処理装置、データ処理方法、および情報記憶媒体、並びにコンピュータ・プログラム
JP4094931B2 (ja) * 2002-10-29 2008-06-04 三菱電機株式会社 トランシーバ集積回路及び通信モジュール
EP2819123A1 (en) * 2003-01-02 2014-12-31 Samsung Electronics Co., Ltd Multimedia apparatus with "slide-show" accompanied audio output
KR20040062311A (ko) * 2003-01-02 2004-07-07 삼성전자주식회사 파일 리스트 디스플레이 영상 및 음성 기록/재생 장치 및방법
US7701949B1 (en) * 2003-06-24 2010-04-20 Cisco Technology, Inc. System and method for switching high priority traffic with low latency
US7978204B2 (en) * 2005-04-29 2011-07-12 Nvidia Corporation Transparency-conserving system, method and computer program product to generate and blend images
US7716387B2 (en) * 2005-07-14 2010-05-11 Canon Kabushiki Kaisha Memory control apparatus and method
US7580040B2 (en) 2005-11-10 2009-08-25 Via Technologies, Inc. Interruptible GPU and method for processing multiple contexts and runlists
US7545381B2 (en) * 2005-11-10 2009-06-09 Via Technologies, Inc. Interruptible GPU and method for context saving and restoring
US7583268B2 (en) * 2005-11-10 2009-09-01 Via Technologies, Inc. Graphics pipeline precise interrupt method and apparatus
US7590774B2 (en) * 2005-12-01 2009-09-15 Kabushiki Kaisha Toshiba Method and system for efficient context swapping
US7325086B2 (en) * 2005-12-15 2008-01-29 Via Technologies, Inc. Method and system for multiple GPU support
US7340557B2 (en) * 2005-12-15 2008-03-04 Via Technologies, Inc. Switching method and system for multiple GPU support
US8232991B1 (en) * 2006-11-03 2012-07-31 Nvidia Corporation Z-test result reconciliation with multiple partitions
US8854381B2 (en) 2009-09-03 2014-10-07 Advanced Micro Devices, Inc. Processing unit that enables asynchronous task dispatch
DE102011119004A1 (de) * 2011-11-19 2013-05-23 Diehl Aerospace Gmbh Grafikverarbeitungsvorrichtung, Anzeigevorrichtung für ein Flugzeugcockpit sowie Verfahren zur Anzeige von Grafikdaten
US9361116B2 (en) * 2012-12-28 2016-06-07 Intel Corporation Apparatus and method for low-latency invocation of accelerators
US9417873B2 (en) 2012-12-28 2016-08-16 Intel Corporation Apparatus and method for a hybrid latency-throughput processor
US10140129B2 (en) 2012-12-28 2018-11-27 Intel Corporation Processing core having shared front end unit
US10346195B2 (en) 2012-12-29 2019-07-09 Intel Corporation Apparatus and method for invocation of a multi threaded accelerator
US10026142B2 (en) * 2015-04-14 2018-07-17 Intel Corporation Supporting multi-level nesting of command buffers in graphics command streams at computing devices
US10503457B2 (en) 2017-05-05 2019-12-10 Nvidia Corporation Method and apparatus for rendering perspective-correct images for a tilted multi-display environment
US11335296B2 (en) 2020-09-14 2022-05-17 Apple Inc. Low-latency context switch systems and methods
US20230305719A1 (en) * 2022-03-28 2023-09-28 Panasonic Intellectual Property Management Co., Ltd. Data storage system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039234A (ja) * 1983-08-10 1985-03-01 Mitsubishi Electric Corp Ｃｒｔタ−ミナル装置
JPS62184560A (ja) * 1986-02-07 1987-08-12 Matsushita Electric Ind Co Ltd 入出力バツフア制御装置
JPH01318140A (ja) * 1988-06-20 1989-12-22 Canon Inc マルチプロセッサシステム

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3962684A (en) * 1971-08-31 1976-06-08 Texas Instruments Incorporated Computing system interface using common parallel bus and segmented addressing
DE2659662C3 (de) * 1976-12-30 1981-10-08 Ibm Deutschland Gmbh, 7000 Stuttgart Prioritätsstufengesteuerte Unterbrechungseinrichtung
US4398244A (en) * 1980-05-07 1983-08-09 Fairchild Camera & Instrument Corporation Interruptible microprogram sequencing unit and microprogrammed apparatus utilizing same
US4430707A (en) * 1981-03-05 1984-02-07 Burroughs Corporation Microprogrammed digital data processing system employing multi-phase subroutine control for concurrently executing tasks
EP0166046B1 (en) * 1984-06-25 1988-08-24 International Business Machines Corporation Graphical display apparatus with pipelined processors
US4858107A (en) * 1985-03-11 1989-08-15 General Electric Company Computer device display system using conditionally asynchronous memory accessing by video display controller
US4744048A (en) * 1985-10-09 1988-05-10 American Telephone And Telegraph Company Display context switching arrangement
US4862392A (en) * 1986-03-07 1989-08-29 Star Technologies, Inc. Geometry processor for graphics display system
US4839800A (en) * 1986-08-29 1989-06-13 Bull Hn Information Systems Inc. Data processing system with a fast interrupt
US4916301A (en) * 1987-02-12 1990-04-10 International Business Machines Corporation Graphics function controller for a high performance video display system
US5138702A (en) * 1987-04-17 1992-08-11 Minolta Camera Co., Ltd. External image input/output device connectable image processing system
US5010515A (en) * 1987-07-28 1991-04-23 Raster Technologies, Inc. Parallel graphics processor with workload distributing and dependency mechanisms and method for distributing workload
US4928247A (en) * 1987-08-13 1990-05-22 Digital Equipment Corporation Method and apparatus for the continuous and asynchronous traversal and processing of graphics data structures
JPH0727571B2 (ja) * 1987-10-26 1995-03-29 テクトロニックス・インコーポレイテッド ラスタ走査表示装置及び図形データ転送方法
US4958303A (en) * 1988-05-12 1990-09-18 Digital Equipment Corporation Apparatus for exchanging pixel data among pixel processors
US5127098A (en) * 1989-04-12 1992-06-30 Sun Microsystems, Inc. Method and apparatus for the context switching of devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039234A (ja) * 1983-08-10 1985-03-01 Mitsubishi Electric Corp Ｃｒｔタ−ミナル装置
JPS62184560A (ja) * 1986-02-07 1987-08-12 Matsushita Electric Ind Co Ltd 入出力バツフア制御装置
JPH01318140A (ja) * 1988-06-20 1989-12-22 Canon Inc マルチプロセッサシステム

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06215141A (ja) * 1992-11-30 1994-08-05 Internatl Business Mach Corp <Ibm> ２つのグラフィック・データ・ストリームを同時に処理する装置および方法
JPH11133943A (ja) * 1997-10-27 1999-05-21 Hitachi Ltd データ処理装置及びデータ処理システム
JP2004272894A (ja) * 2003-02-18 2004-09-30 Microsoft Corp グラフィックス処理ユニットのマルチスレッド式カーネル
JP2010287254A (ja) * 2003-02-18 2010-12-24 Microsoft Corp タスクのスケジューリングを支援する装置
US8671411B2 (en) 2003-02-18 2014-03-11 Microsoft Corporation Multithreaded kernel for graphics processing unit
US9298498B2 (en) 2003-02-18 2016-03-29 Microsoft Technology Licensing, Llc Building a run list for a coprocessor based on rules when the coprocessor switches from one context to another context
CN100351867C (zh) * 2004-09-22 2007-11-28 索尼计算机娱乐公司 高效地进行图像处理的信息处理装置

Also Published As

Publication number Publication date
US5371849A (en) 1994-12-06
CA2050658A1 (en) 1992-03-15
EP0475421A2 (en) 1992-03-18
CA2050658C (en) 1997-01-28
EP0475421A3 (en) 1993-02-03

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