JP4094931B2 - トランシーバ集積回路及び通信モジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はバスを介して相互に接続される通信モジュールにおいて備えられるトランシーバに関する。例えばIEEE802.3aeの規格に対応したトランシーバに採用することができる。
【０００２】
【従来の技術】
バスを介して相互に接続される通信モジュールにおいて備えられるトランシーバとして、IEEE802.3aeの規格に対応したトランシーバがある。IEEE802.3aeで採用されるシリアルバスとしてＭＤＩＯ（Management Data Input/Output）インタフェース用のバス（以下「ＭＤＩＯバス」と称す）の他、非特許文献１に示されるＩ2Ｃ（Inter IC）用のバス（以下「Ｉ2Ｃバス」と称す）がある。
【０００３】
またIEEE802.3aeに準拠した規格として非特許文献２に示される構成が提案されており、ここではIEEE802.3aeの規格に対応したトランシーバが備えるレジスタについて規定されている。１０Ｇｂイーサネット（登録商標）用トランシーバＩＣ（Integrated Circuit：集積回路、以下では単に「トランシーバＩＣ」と称す）は上記の規格に基づいており、非特許文献２で規定される“XENPAK Register Set”における“Non-Volatile Register”（以下「ＮＶレジスタ」と称す）や“Digital Optical Monitoring”用のレジスタ（以下「ＤＯＭレジスタ」と称す）や“Link Alarm Status Interrupt”用のレジスタ（以下「ＬＡＳＩレジスタ」と称す）や“Vendor Specific”用のレジスタ（以下「ＶＳレジスタ」と称す）を備えている。
【０００４】
トランシーバＩＣは、複数のトランシーバＩＣを制御する上位レイヤ（例えばＭＡＣ（Media Access Control）レイヤ）との間で上位バスたるＭＤＩＯバスを介して接続されている。またトランシーバＩＣは、例えば、送信用レーザやこれを監視、制御する周辺ＩＣ（周辺集積回路）と共に光通信モジュールを構成する。そして周辺ＩＣとトランシーバＩＣとは周辺ＩＣ用バスたるＩ2Ｃバスを介して接続されている。
【０００５】
【非特許文献１】
"THE I2C-BUS SPECIFICATION VERSION 2.1"、[online]、JANUARY 2000、Philips Semiconductor、[平成１４年１０月１７日検索]、インターネット＜http://www-us.semiconductors.philips.com/acrobat/various/I2C_BUS_SPECIFICATION_3.pdf＞
【非特許文献２】
"A Cooperation Agreement for 10 Gigabit Ethernet Transceiver Package Issue 3.0"、[online]、18th September 2002、XENPAK、[平成１４年１０月１７日検索]、インターネット＜http://www.xenpak.org/MSA/XENPAK_MSA_R3.0.pdf＞
【０００６】
【発明が解決しようとする課題】
しかしながら、周辺ＩＣはＮＶレジスタ及びＤＯＭレジスタに対して直接にはアクセスできなかった。そのため、周辺ＩＣからの情報、例えば送信用レーザの異常などをこれらのレジスタに直ちには反映させることができず、光通信モジュールにおいてトランシーバＩＣの機能を補うべき周辺ＩＣの機能を制限してしまっていた。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、これまで周辺ＩＣからアクセスされていなかったレジスタに対しても、周辺ＩＣからのアクセスを可能とすることを目的としている。
【０００８】
【課題を解決するための手段】
この発明にかかるトランシーバ集積回路は、外部の上位レイヤ及び外部の周辺集積回路と接続するトランシーバ集積回路である。前記上位レイヤは前記トランシーバ集積回路を制御し、前記周辺集積回路は送受信部の制御情報を前記トランシーバ集積回路に出力する。そして前記トランシーバ集積回路は、前記上位レイヤと接続される上位レイヤ用バスと、前記周辺集積回路と接続される周辺ＩＣ用バスと、前記上位レイヤから前記上位レイヤ用バスを介してその格納内容が参照される上位レイヤ用レジスタとを備える。そして前記周辺集積回路による前記周辺ＩＣ用バスを介しての前記上位レイヤ用レジスタへの書き込みが可能である。
【０００９】
この発明にかかる通信モジュールは、前記トランシーバ集積回路と、前記周辺集積回路とを備える。そして前記周辺集積回路は、異常を検知した場合に、異常警告信号を前記上位レイヤへ与える。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１を示すブロック図である。光通信モジュール１０はトランシーバＩＣ１を備えており、１０Ｇｂイーサネット（登録商標）用の通信モジュールとして機能する。
【００１１】
光通信モジュール１０は送信用レーザ５及び受信用素子６も備えており、これらを用いて光ケーブル２２を介して外部と送受信可能である。送信用レーザ５にはトランシーバＩＣ１から送信データ５１が与えられ、トランシーバＩＣ１には受信用素子６から受信データ５２が与えられる。
【００１２】
光通信モジュール１０は送信用レーザ５及び受信用素子６の動作制御を行う周辺ＩＣ２をも備えており、これはトランシーバＩＣ１と周辺ＩＣ用シリアルバス４を介して接続されている。周辺ＩＣ用シリアルバス４としては、例えば上述のＩ2Ｃバスを採用することができる。
【００１３】
光通信モジュール１０は上位レイヤ側回路２１と接続されている。具体的にはトランシーバＩＣ１と上位レイヤ側回路２１とが上位レイヤ用シリアルバス３を介して接続されている。上位レイヤ用シリアルバス３としては、例えば上述のＭＤＩＯバスを採用することができる。またトランシーバＩＣ１と上位レイヤ側回路２１との間で通信用データ１１を授受する接続も設けられている。
【００１４】
トランシーバＩＣは、ＮＶレジスタ及びＤＯＭレジスタを含む上位レイヤ用レジスタ１５と、ＬＡＳＩレジスタ及びＶＳレジスタを含むその他レジスタ１６とを備えている。上位レイヤ用シリアルバス３及び周辺ＩＣ用シリアルバス４のいずれもが、上位レイヤ用レジスタ１５及びその他レジスタ１６に接続されている。
【００１５】
本発明では周辺ＩＣ用シリアルバス４からも上位レイヤ用レジスタ１５に対してアクセス可能である。よって周辺ＩＣ２が送信用レーザ５や受信用素子６の異常を検出した場合、異常を検出した旨の情報を周辺ＩＣ用シリアルバス４を介して上位レイヤ用レジスタ１５に書き込むことができる。上位レイヤ側回路２１は上位レイヤ用シリアルバス３を介して上位レイヤ用レジスタ１５の格納内容を参照するので、上位レイヤ側回路２１による当該異常への対処が可能である。
【００１６】
周辺ＩＣ２は例えば送信用レーザ５や光通信モジュール１０内の温度、送信用レーザ５のバイアス、受信用素子６のバイアス、送信用レーザ５の電源電圧を監視する。そして送信用レーザ５の累積駆動時間を送信用レーザ５の出力と照合し、送信用レーザ５の出力が一定となるように送信用レーザ５のバイアスを制御する。そして周辺ＩＣ２は異常を検出した場合、上位レイヤ用レジスタ１５に、例えばＤＯＭレジスタに異常の検出を示す情報を書き込む。上位レイヤ側回路２１はＤＯＭレジスタの内容を読み込み、光通信モジュール１０が継続して動作することが不適切と判断した場合、例えば当該光通信モジュール１０を停止させる。
【００１７】
望ましい態様として、周辺ＩＣ２は異常を検出した場合、上位レイヤ側回路２１に対して異常警告信号７ｂを与える。これを契機として、上位レイヤ側回路２１は上位レイヤ用シリアルバス３を介して上位レイヤ用レジスタ１５を参照し、異常が検出されたことを了知する。
【００１８】
また、トランシーバＩＣ１において通信データの異常が検出された場合、これを異常検出情報７ａとして周辺ＩＣ２に与えてもよい。異常警告信号７ｂは、周辺ＩＣ２自身が異常を検出した場合のみならず、トランシーバＩＣ１が異常を検出した場合にも上位レイヤ側回路２１に対して与えることが望ましい。
【００１９】
実施の形態２．
図２は本発明の実施の形態２を例示するブロック図であり、トランシーバＩＣ１の内部構造を示している。トランシーバＩＣ１は上位レイヤ用インタフェース１７及び周辺ＩＣ用インタフェース１８をも備えている。以下では上位レイヤ用シリアルバス３、周辺ＩＣ用シリアルバス４として、それぞれＭＤＩＯバス、Ｉ2Ｃバスを採用した場合を例にとって説明し、それぞれＭＤＩＯバス３、Ｉ2Ｃバス４と表記する。この場合、上位レイヤ用インタフェース１７及び周辺ＩＣ用インタフェース１８はそれぞれＭＤＩＯ用インタフェース及びＩ2Ｃ用インタフェース（それぞれ図中では「MDIO_IF」「I2C_IF」として示す）が採用され、以下ＭＤＩＯ用インタフェース１７及びＩ2Ｃ用インタフェース１８と表記する。
【００２０】
ＭＤＩＯ用インタフェース１７にはＭＤＩＯバス３を介して外部から入力データ(MDI)７３を入力し、外部へと出力データ(MDO)７２を出力する。
【００２１】
ＭＤＩＯ用インタフェース１７はインタフェース本体１７ａと、上位レイヤ用レジスタ１５及びその他レジスタ１６へのアクセスを司るアクセス制御部１７ｂとを有している。もちろんインタフェース本体１７ａとアクセス制御部１７ｂとの間ではデータの授受が行われるが、それぞれの動作が依拠するクロック信号は異なる。即ちインタフェース本体１７ａにはＭＤＩＯバス３から外部クロック（MDC）７１が与えられ、これに基づいてインタフェース本体１７ａが動作する。一方、アクセス制御部１７ｂには内部クロック１４が与えられ、これに基づいてアクセス制御部１７ｂが動作する。インタフェース本体１７ａとアクセス制御部１７ｂとの間でのデータの授受は、例えば外部クロック７１に基づいて行われる。
【００２２】
Ｉ2Ｃ用インタフェース１８はＩ2Ｃバス４との間でシリアルクロック８１及びシリアルデータ８２を授受する。これらはＩ2Ｃバス４の、それぞれＳＣＬ（Serial Clock Line）及びＳＤＡ(Serial Data Line)から得られる。
【００２３】
Ｉ2Ｃ用インタフェース１８はインタフェース本体１８ａと、上位レイヤ用レジスタ１５及びその他レジスタ１６へのアクセスを司るアクセス制御部１８ｂとを有している。もちろんインタフェース本体１８ａとアクセス制御部１８ｂとの間ではデータの授受が行われるが、それぞれの動作が依拠するクロック信号は異なる。即ちインタフェース本体１８ａにはＩ2Ｃバス４からシリアルクロック８１が与えられ、これに基づいてインタフェース本体１８ａが動作する。一方、アクセス制御部１８ｂには内部クロック１４が与えられ、これに基づいてアクセス制御部１８ｂが動作する。インタフェース本体１８ａとアクセス制御部１８ｂとの間でのデータの授受は、例えばシリアルクロック８１に基づいて行われる。
【００２４】
本実施の形態においては上位レイヤ用レジスタ１５及びその他レジスタ１６は一纏めのレジスタ３０として扱われる。内部クロック１４はレジスタ３０にも与えられるので、アクセス制御部１７ｂ，１８ｂがレジスタ３０に対してアクセスすることができる。またレジスタ３０はデータ線２９を介してアクセス制御部１７ｂ，１８ｂと接続されており、レジスタ３０に対して読み書きされるデータはデータ線２９を介してアクセス制御部１７ｂ，１８ｂと授受される。
【００２５】
内部クロック１４はトランシーバＩＣ１の内部で生成される。例えばトランシーバＩＣ１は分周器１９を備えており、分周器１９はトランシーバＩＣ１が動作するクロック信号を分周して内部クロック１４を生成する。内部クロック１４は配線ＩＣＬＫに載って伝達される。
【００２６】
以上のように、上位レイヤ用レジスタ１５及びその他レジスタ１６のいずれに対しても内部クロック１４が与えられ、また内部クロック１４に基づいてアクセス制御部１７ｂ，１８ｂが動作するので、Ｉ2Ｃバス４からも上位レイヤ用レジスタ１５に対してアクセス可能となる。
【００２７】
実施の形態３．
図３は本発明の実施の形態３を例示するブロック図である。実施の形態２で示された構成に対して、内部クロック１３が分周器１９からＩ2Ｃ用インタフェース１８のインタフェース本体１８ａに新たに与えられている点で相違する。内部クロック１３は配線ＢＣＬＫに載って伝達される。
【００２８】
内部クロック１３はシリアルクロック８１及びシリアルデータ８２のサンプリングクロックとして採用され、例えばシリアルクロック８１の周波数の４倍に設定される。内部クロック１４は例えば内部クロック１３を分周して生成することができる。
【００２９】
図４は配線ＢＣＬＫに載る信号（即ち内部クロック１３）、Ｉ2Ｃバス４のＳＣＬに載る信号（即ちシリアルクロック８１）及びＳＤＡに載る信号（即ちシリアルデータ８２）と、Ｉ2Ｃ用インタフェース１８の動作との関係を示すタイミングチャートである。
【００３０】
同図（ａ）は内部クロック１３の振る舞いを示す。ここでは内部クロック１３の立ち下がりでシリアルクロック８１及びシリアルデータ８２がサンプリングされる場合が例示されている。同図（ｂ）乃至（ｆ）は一般にＩ2Ｃバスが採用される場合のＩ2Ｃ用インタフェースの動作を例示している。同図（ｂ）はデータ転送が開始する条件を示している。ＳＣＬに載る信号が“Ｈ”の状態において、ＳＤＡに載る信号が“Ｈ”から“Ｌ”へと遷移することを契機としてデータ転送が開始する。同図（ｃ）はデータ転送の再送が開始する条件を示している。ＳＣＬに載る信号が“Ｌ”の状態において、ＳＤＡに載る信号の“Ｌ”から“Ｈ”への遷移はデータ転送の継続を意味する。その後、データ転送の開始条件と同様にして、ＳＣＬに載る信号が“Ｈ”の状態において、ＳＤＡに載る信号が“Ｈ”から“Ｌ”へと遷移することを契機としてデータ転送が再開する。同図（ｄ）はデータ転送が停止する条件を示している。ＳＣＬに載る信号が“Ｈ”の状態において、ＳＤＡに載る信号が“Ｌ”から“Ｈ”へと遷移することを契機としてデータ転送が開始する。同図（ｅ），（ｆ）はそれぞれ書き込み及び読み出し動作を示しており、データの有効性を得るためにＳＣＬに載る信号が“Ｌ”の時にはＳＤＡの状態が変更可能である。
【００３１】
以上のようにシリアルクロック８１及びシリアルデータ８２のサンプリングを、シリアルクロック８１よりも高い周波数で行うことにより、シリアルクロック８１及びシリアルデータ８２の検出をより確実に行うことができる。しかもこの為に用いる内部クロック１３は内部クロック１４を生成する分周器１９から得ることができる。
【００３２】
上記の各実施の形態においては上位レイヤ用シリアルバス３、周辺ＩＣ用シリアルバス４として、それぞれＭＤＩＯバス、Ｉ2Ｃバスを採用した場合を例にとって説明したが、他の規格を採用した場合にも適用可能である。
【００３３】
【発明の効果】
本発明にかかるトランシーバ集積回路及び通信モジュールによれば、周辺集積回路が異常を検出した場合、異常を検出したことを周辺ＩＣ用バスを介して上位レイヤ用レジスタに書き込む。上位レイヤは上位レイヤ用バスを介して上位レイヤ用レジスタの格納内容を参照する。よって上位レイヤによる当該異常への対処が可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１を示すブロック図である。
【図２】 本発明の実施の形態２を例示するブロック図である。
【図３】 本発明の実施の形態３を例示するブロック図である。
【図４】 本発明の実施の形態３を例示するタイミングチャートである。
【符号の説明】
１ トランシーバＩＣ、２ 周辺ＩＣ、３ 上位レイヤ用シリアルバス（ＭＤＩＯバス）、４ 周辺ＩＣ用シリアルバス（Ｉ2Ｃバス）、５ 送信用レーザ、６ 受信用素子、７ａ 異常検出情報、７ｂ 異常警告信号、１３，１４ 内部クロック、１７ 上位レイヤ用インタフェース、１５ 上位レイヤ用レジスタ、１８ 周辺ＩＣ用インタフェース、１７ａ，１８ａ インタフェース本体、１７ｂ，１８ｂ アクセス制御部、１９ 分周器、２１ 上位レイヤ側回路、７１ 外部クロック、８１ シリアルクロック、８２ シリアルデータ。
【発明の属する技術分野】
この発明はバスを介して相互に接続される通信モジュールにおいて備えられるトランシーバに関する。例えばIEEE802.3aeの規格に対応したトランシーバに採用することができる。
【０００２】
【従来の技術】
バスを介して相互に接続される通信モジュールにおいて備えられるトランシーバとして、IEEE802.3aeの規格に対応したトランシーバがある。IEEE802.3aeで採用されるシリアルバスとしてＭＤＩＯ（Management Data Input/Output）インタフェース用のバス（以下「ＭＤＩＯバス」と称す）の他、非特許文献１に示されるＩ2Ｃ（Inter IC）用のバス（以下「Ｉ2Ｃバス」と称す）がある。
【０００３】
またIEEE802.3aeに準拠した規格として非特許文献２に示される構成が提案されており、ここではIEEE802.3aeの規格に対応したトランシーバが備えるレジスタについて規定されている。１０Ｇｂイーサネット（登録商標）用トランシーバＩＣ（Integrated Circuit：集積回路、以下では単に「トランシーバＩＣ」と称す）は上記の規格に基づいており、非特許文献２で規定される“XENPAK Register Set”における“Non-Volatile Register”（以下「ＮＶレジスタ」と称す）や“Digital Optical Monitoring”用のレジスタ（以下「ＤＯＭレジスタ」と称す）や“Link Alarm Status Interrupt”用のレジスタ（以下「ＬＡＳＩレジスタ」と称す）や“Vendor Specific”用のレジスタ（以下「ＶＳレジスタ」と称す）を備えている。
【０００４】
トランシーバＩＣは、複数のトランシーバＩＣを制御する上位レイヤ（例えばＭＡＣ（Media Access Control）レイヤ）との間で上位バスたるＭＤＩＯバスを介して接続されている。またトランシーバＩＣは、例えば、送信用レーザやこれを監視、制御する周辺ＩＣ（周辺集積回路）と共に光通信モジュールを構成する。そして周辺ＩＣとトランシーバＩＣとは周辺ＩＣ用バスたるＩ2Ｃバスを介して接続されている。
【０００５】
【非特許文献１】
"THE I2C-BUS SPECIFICATION VERSION 2.1"、[online]、JANUARY 2000、Philips Semiconductor、[平成１４年１０月１７日検索]、インターネット＜http://www-us.semiconductors.philips.com/acrobat/various/I2C_BUS_SPECIFICATION_3.pdf＞
【非特許文献２】
"A Cooperation Agreement for 10 Gigabit Ethernet Transceiver Package Issue 3.0"、[online]、18th September 2002、XENPAK、[平成１４年１０月１７日検索]、インターネット＜http://www.xenpak.org/MSA/XENPAK_MSA_R3.0.pdf＞
【０００６】
【発明が解決しようとする課題】
しかしながら、周辺ＩＣはＮＶレジスタ及びＤＯＭレジスタに対して直接にはアクセスできなかった。そのため、周辺ＩＣからの情報、例えば送信用レーザの異常などをこれらのレジスタに直ちには反映させることができず、光通信モジュールにおいてトランシーバＩＣの機能を補うべき周辺ＩＣの機能を制限してしまっていた。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、これまで周辺ＩＣからアクセスされていなかったレジスタに対しても、周辺ＩＣからのアクセスを可能とすることを目的としている。
【０００８】
【課題を解決するための手段】
この発明にかかるトランシーバ集積回路は、外部の上位レイヤ及び外部の周辺集積回路と接続するトランシーバ集積回路である。前記上位レイヤは前記トランシーバ集積回路を制御し、前記周辺集積回路は送受信部の制御情報を前記トランシーバ集積回路に出力する。そして前記トランシーバ集積回路は、前記上位レイヤと接続される上位レイヤ用バスと、前記周辺集積回路と接続される周辺ＩＣ用バスと、前記上位レイヤから前記上位レイヤ用バスを介してその格納内容が参照される上位レイヤ用レジスタとを備える。そして前記周辺集積回路による前記周辺ＩＣ用バスを介しての前記上位レイヤ用レジスタへの書き込みが可能である。
【０００９】
この発明にかかる通信モジュールは、前記トランシーバ集積回路と、前記周辺集積回路とを備える。そして前記周辺集積回路は、異常を検知した場合に、異常警告信号を前記上位レイヤへ与える。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１を示すブロック図である。光通信モジュール１０はトランシーバＩＣ１を備えており、１０Ｇｂイーサネット（登録商標）用の通信モジュールとして機能する。
【００１１】
光通信モジュール１０は送信用レーザ５及び受信用素子６も備えており、これらを用いて光ケーブル２２を介して外部と送受信可能である。送信用レーザ５にはトランシーバＩＣ１から送信データ５１が与えられ、トランシーバＩＣ１には受信用素子６から受信データ５２が与えられる。
【００１２】
光通信モジュール１０は送信用レーザ５及び受信用素子６の動作制御を行う周辺ＩＣ２をも備えており、これはトランシーバＩＣ１と周辺ＩＣ用シリアルバス４を介して接続されている。周辺ＩＣ用シリアルバス４としては、例えば上述のＩ2Ｃバスを採用することができる。
【００１３】
光通信モジュール１０は上位レイヤ側回路２１と接続されている。具体的にはトランシーバＩＣ１と上位レイヤ側回路２１とが上位レイヤ用シリアルバス３を介して接続されている。上位レイヤ用シリアルバス３としては、例えば上述のＭＤＩＯバスを採用することができる。またトランシーバＩＣ１と上位レイヤ側回路２１との間で通信用データ１１を授受する接続も設けられている。
【００１４】
トランシーバＩＣは、ＮＶレジスタ及びＤＯＭレジスタを含む上位レイヤ用レジスタ１５と、ＬＡＳＩレジスタ及びＶＳレジスタを含むその他レジスタ１６とを備えている。上位レイヤ用シリアルバス３及び周辺ＩＣ用シリアルバス４のいずれもが、上位レイヤ用レジスタ１５及びその他レジスタ１６に接続されている。
【００１５】
本発明では周辺ＩＣ用シリアルバス４からも上位レイヤ用レジスタ１５に対してアクセス可能である。よって周辺ＩＣ２が送信用レーザ５や受信用素子６の異常を検出した場合、異常を検出した旨の情報を周辺ＩＣ用シリアルバス４を介して上位レイヤ用レジスタ１５に書き込むことができる。上位レイヤ側回路２１は上位レイヤ用シリアルバス３を介して上位レイヤ用レジスタ１５の格納内容を参照するので、上位レイヤ側回路２１による当該異常への対処が可能である。
【００１６】
周辺ＩＣ２は例えば送信用レーザ５や光通信モジュール１０内の温度、送信用レーザ５のバイアス、受信用素子６のバイアス、送信用レーザ５の電源電圧を監視する。そして送信用レーザ５の累積駆動時間を送信用レーザ５の出力と照合し、送信用レーザ５の出力が一定となるように送信用レーザ５のバイアスを制御する。そして周辺ＩＣ２は異常を検出した場合、上位レイヤ用レジスタ１５に、例えばＤＯＭレジスタに異常の検出を示す情報を書き込む。上位レイヤ側回路２１はＤＯＭレジスタの内容を読み込み、光通信モジュール１０が継続して動作することが不適切と判断した場合、例えば当該光通信モジュール１０を停止させる。
【００１７】
望ましい態様として、周辺ＩＣ２は異常を検出した場合、上位レイヤ側回路２１に対して異常警告信号７ｂを与える。これを契機として、上位レイヤ側回路２１は上位レイヤ用シリアルバス３を介して上位レイヤ用レジスタ１５を参照し、異常が検出されたことを了知する。
【００１８】
また、トランシーバＩＣ１において通信データの異常が検出された場合、これを異常検出情報７ａとして周辺ＩＣ２に与えてもよい。異常警告信号７ｂは、周辺ＩＣ２自身が異常を検出した場合のみならず、トランシーバＩＣ１が異常を検出した場合にも上位レイヤ側回路２１に対して与えることが望ましい。
【００１９】
実施の形態２．
図２は本発明の実施の形態２を例示するブロック図であり、トランシーバＩＣ１の内部構造を示している。トランシーバＩＣ１は上位レイヤ用インタフェース１７及び周辺ＩＣ用インタフェース１８をも備えている。以下では上位レイヤ用シリアルバス３、周辺ＩＣ用シリアルバス４として、それぞれＭＤＩＯバス、Ｉ2Ｃバスを採用した場合を例にとって説明し、それぞれＭＤＩＯバス３、Ｉ2Ｃバス４と表記する。この場合、上位レイヤ用インタフェース１７及び周辺ＩＣ用インタフェース１８はそれぞれＭＤＩＯ用インタフェース及びＩ2Ｃ用インタフェース（それぞれ図中では「MDIO_IF」「I2C_IF」として示す）が採用され、以下ＭＤＩＯ用インタフェース１７及びＩ2Ｃ用インタフェース１８と表記する。
【００２０】
ＭＤＩＯ用インタフェース１７にはＭＤＩＯバス３を介して外部から入力データ(MDI)７３を入力し、外部へと出力データ(MDO)７２を出力する。
【００２１】
ＭＤＩＯ用インタフェース１７はインタフェース本体１７ａと、上位レイヤ用レジスタ１５及びその他レジスタ１６へのアクセスを司るアクセス制御部１７ｂとを有している。もちろんインタフェース本体１７ａとアクセス制御部１７ｂとの間ではデータの授受が行われるが、それぞれの動作が依拠するクロック信号は異なる。即ちインタフェース本体１７ａにはＭＤＩＯバス３から外部クロック（MDC）７１が与えられ、これに基づいてインタフェース本体１７ａが動作する。一方、アクセス制御部１７ｂには内部クロック１４が与えられ、これに基づいてアクセス制御部１７ｂが動作する。インタフェース本体１７ａとアクセス制御部１７ｂとの間でのデータの授受は、例えば外部クロック７１に基づいて行われる。
【００２２】
Ｉ2Ｃ用インタフェース１８はＩ2Ｃバス４との間でシリアルクロック８１及びシリアルデータ８２を授受する。これらはＩ2Ｃバス４の、それぞれＳＣＬ（Serial Clock Line）及びＳＤＡ(Serial Data Line)から得られる。
【００２３】
Ｉ2Ｃ用インタフェース１８はインタフェース本体１８ａと、上位レイヤ用レジスタ１５及びその他レジスタ１６へのアクセスを司るアクセス制御部１８ｂとを有している。もちろんインタフェース本体１８ａとアクセス制御部１８ｂとの間ではデータの授受が行われるが、それぞれの動作が依拠するクロック信号は異なる。即ちインタフェース本体１８ａにはＩ2Ｃバス４からシリアルクロック８１が与えられ、これに基づいてインタフェース本体１８ａが動作する。一方、アクセス制御部１８ｂには内部クロック１４が与えられ、これに基づいてアクセス制御部１８ｂが動作する。インタフェース本体１８ａとアクセス制御部１８ｂとの間でのデータの授受は、例えばシリアルクロック８１に基づいて行われる。
【００２４】
本実施の形態においては上位レイヤ用レジスタ１５及びその他レジスタ１６は一纏めのレジスタ３０として扱われる。内部クロック１４はレジスタ３０にも与えられるので、アクセス制御部１７ｂ，１８ｂがレジスタ３０に対してアクセスすることができる。またレジスタ３０はデータ線２９を介してアクセス制御部１７ｂ，１８ｂと接続されており、レジスタ３０に対して読み書きされるデータはデータ線２９を介してアクセス制御部１７ｂ，１８ｂと授受される。
【００２５】
内部クロック１４はトランシーバＩＣ１の内部で生成される。例えばトランシーバＩＣ１は分周器１９を備えており、分周器１９はトランシーバＩＣ１が動作するクロック信号を分周して内部クロック１４を生成する。内部クロック１４は配線ＩＣＬＫに載って伝達される。
【００２６】
以上のように、上位レイヤ用レジスタ１５及びその他レジスタ１６のいずれに対しても内部クロック１４が与えられ、また内部クロック１４に基づいてアクセス制御部１７ｂ，１８ｂが動作するので、Ｉ2Ｃバス４からも上位レイヤ用レジスタ１５に対してアクセス可能となる。
【００２７】
実施の形態３．
図３は本発明の実施の形態３を例示するブロック図である。実施の形態２で示された構成に対して、内部クロック１３が分周器１９からＩ2Ｃ用インタフェース１８のインタフェース本体１８ａに新たに与えられている点で相違する。内部クロック１３は配線ＢＣＬＫに載って伝達される。
【００２８】
内部クロック１３はシリアルクロック８１及びシリアルデータ８２のサンプリングクロックとして採用され、例えばシリアルクロック８１の周波数の４倍に設定される。内部クロック１４は例えば内部クロック１３を分周して生成することができる。
【００２９】
図４は配線ＢＣＬＫに載る信号（即ち内部クロック１３）、Ｉ2Ｃバス４のＳＣＬに載る信号（即ちシリアルクロック８１）及びＳＤＡに載る信号（即ちシリアルデータ８２）と、Ｉ2Ｃ用インタフェース１８の動作との関係を示すタイミングチャートである。
【００３０】
同図（ａ）は内部クロック１３の振る舞いを示す。ここでは内部クロック１３の立ち下がりでシリアルクロック８１及びシリアルデータ８２がサンプリングされる場合が例示されている。同図（ｂ）乃至（ｆ）は一般にＩ2Ｃバスが採用される場合のＩ2Ｃ用インタフェースの動作を例示している。同図（ｂ）はデータ転送が開始する条件を示している。ＳＣＬに載る信号が“Ｈ”の状態において、ＳＤＡに載る信号が“Ｈ”から“Ｌ”へと遷移することを契機としてデータ転送が開始する。同図（ｃ）はデータ転送の再送が開始する条件を示している。ＳＣＬに載る信号が“Ｌ”の状態において、ＳＤＡに載る信号の“Ｌ”から“Ｈ”への遷移はデータ転送の継続を意味する。その後、データ転送の開始条件と同様にして、ＳＣＬに載る信号が“Ｈ”の状態において、ＳＤＡに載る信号が“Ｈ”から“Ｌ”へと遷移することを契機としてデータ転送が再開する。同図（ｄ）はデータ転送が停止する条件を示している。ＳＣＬに載る信号が“Ｈ”の状態において、ＳＤＡに載る信号が“Ｌ”から“Ｈ”へと遷移することを契機としてデータ転送が開始する。同図（ｅ），（ｆ）はそれぞれ書き込み及び読み出し動作を示しており、データの有効性を得るためにＳＣＬに載る信号が“Ｌ”の時にはＳＤＡの状態が変更可能である。
【００３１】
以上のようにシリアルクロック８１及びシリアルデータ８２のサンプリングを、シリアルクロック８１よりも高い周波数で行うことにより、シリアルクロック８１及びシリアルデータ８２の検出をより確実に行うことができる。しかもこの為に用いる内部クロック１３は内部クロック１４を生成する分周器１９から得ることができる。
【００３２】
上記の各実施の形態においては上位レイヤ用シリアルバス３、周辺ＩＣ用シリアルバス４として、それぞれＭＤＩＯバス、Ｉ2Ｃバスを採用した場合を例にとって説明したが、他の規格を採用した場合にも適用可能である。
【００３３】
【発明の効果】
本発明にかかるトランシーバ集積回路及び通信モジュールによれば、周辺集積回路が異常を検出した場合、異常を検出したことを周辺ＩＣ用バスを介して上位レイヤ用レジスタに書き込む。上位レイヤは上位レイヤ用バスを介して上位レイヤ用レジスタの格納内容を参照する。よって上位レイヤによる当該異常への対処が可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１を示すブロック図である。
【図２】 本発明の実施の形態２を例示するブロック図である。
【図３】 本発明の実施の形態３を例示するブロック図である。
【図４】 本発明の実施の形態３を例示するタイミングチャートである。
【符号の説明】
１ トランシーバＩＣ、２ 周辺ＩＣ、３ 上位レイヤ用シリアルバス（ＭＤＩＯバス）、４ 周辺ＩＣ用シリアルバス（Ｉ2Ｃバス）、５ 送信用レーザ、６ 受信用素子、７ａ 異常検出情報、７ｂ 異常警告信号、１３，１４ 内部クロック、１７ 上位レイヤ用インタフェース、１５ 上位レイヤ用レジスタ、１８ 周辺ＩＣ用インタフェース、１７ａ，１８ａ インタフェース本体、１７ｂ，１８ｂ アクセス制御部、１９ 分周器、２１ 上位レイヤ側回路、７１ 外部クロック、８１ シリアルクロック、８２ シリアルデータ。
Claims (10)
- トランシーバ集積回路を制御する外部の上位レイヤと接続するとともに、送受信部の制御情報を前記トランシーバ集積回路に出力する外部の周辺集積回路と接続するトランシーバ集積回路であって、
前記上位レイヤと接続される上位レイヤ用バスと、
前記周辺集積回路と接続される周辺ＩＣ用バスと、
前記上位レイヤから前記上位レイヤ用バスを介してその格納内容が参照される上位レイヤ用レジスタと
を備え、
前記周辺集積回路による前記周辺ＩＣ用バスを介しての前記上位レイヤ用レジスタへの書き込みが可能であるトランシーバ集積回路。 - 前記上位レイヤ用レジスタは、XENPAK Register SetにおけるNon-Volatile Register及びDigital Optical Monitoring Register の少なくともいずれか一つを含む、請求項１記載のトランシーバ集積回路。
- 前記上位レイヤ用バスに接続された上位レイヤ用インタフェースと、
前記周辺ＩＣ用バスに接続された周辺ＩＣ用インタフェースと
を更に備え、
前記上位レイヤ用インタフェースは、
インタフェース本体と、
前記上位レイヤ用レジスタに対するアクセスを制御するアクセス制御部と
を有し、
前記周辺ＩＣ用インタフェースは、
インタフェース本体と、
前記上位レイヤ用レジスタに対するアクセスを制御するアクセス制御部と
を有し、
前記周辺ＩＣ用インタフェースの前記アクセス制御部、前記上位レイヤ用インタフェースの前記アクセス制御部、及び前記上位レイヤ用レジスタに対して共通に第１の内部クロック信号が与えられる、請求項１及び請求項２のいずれか一つに記載のトランシーバ集積回路。 - 前記第１の内部クロック信号を生成する生成器を更に備える、請求項３記載のトランシーバ集積回路。
- 前記上位レイヤ用インタフェースの前記インタフェース本体は、前記上位レイヤ用バスを介して与えられる第１の外部クロック信号によって動作し、
前記周辺ＩＣ用インタフェースの前記インタフェース本体は、前記周辺ＩＣ用バスを介して与えられる第２の外部クロック信号によって動作する請求項４記載のトランシーバ集積回路。 - 前記周辺ＩＣ用バスにはＩ2Ｃバスが採用され、
前記第２の外部クロック信号は、前記Ｉ2Ｃバスが有するＳＣＬ（Serial Clock Line）から得られる、請求項５記載のトランシーバ集積回路。 - 前記周辺ＩＣ用インタフェースの前記インタフェース本体には前記Ｉ2Ｃバスが有するＳＤＡ（Serial Data Line）が接続され、
前記第２の外部クロック信号及び前記ＳＤＡに載る信号は、前記第２のクロック信号よりも高い周波数を有する第２の内部クロック信号でサンプリングされ、前記第２の内部クロック信号をその内部で発生する、請求項６記載のトランシーバ集積回路。 - 請求項１乃至請求項７のいずれか一つに記載のトランシーバ集積回路と、
前記周辺集積回路と
を備え、
前記周辺集積回路は、異常を検知した場合に、異常警告信号を前記上位レイヤへ与える通信モジュール。 - 送受信装置を更に備え、
前記周辺集積回路は、前記送受信装置の異常を検知した場合に、前記異常警告信号を前記上位レイヤへ与える、請求項８記載の通信モジュール。 - 前記トランシーバ集積回路は通信データの異常を前記周辺集積回路に伝達し、
前記周辺集積回路は、前記通信データの異常が検知された場合にも、前記異常警告信号を前記上位レイヤへ与える、請求項９記載の通信モジュール。
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