JP2000188626A

JP2000188626A - 一体のマイクロコントロ―ラ・エミュレ―タを有するリンク／トランザクション層コントロ―ラ

Info

Publication number: JP2000188626A
Application number: JP11327311A
Authority: JP
Inventors: Bob Gugel; グゲルボブ; Newman Merryl; ニューマンメリル; Henehan Burke; ヘネハンバーク
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1998-10-13
Filing date: 1999-10-13
Publication date: 2000-07-04
Also published as: US6513085B1

Abstract

(57)【要約】【課題】ＩＥＥＥ１３９４シリアル・バスからのデー
タ受信において、別個のマイクロコントローラを必要と
せずにホスト・システム内の周辺装置にインタフェース
すること。【解決手段】ＩＥＥＥ１３９４シリアル・バス５８と
ホスト・システムの間に、データを抽出する物理層５４
とデータを物理層からホスト・システムにインタフェー
スするリンク・トランザクション層コントローラ２００
が設けられる。ホスト・システムは周辺装置２１０とホ
スト・システム・バス２０２から成る。リンク・トラン
ザクション層コントローラ２００はマイクロコントロー
ラ機能をエミュレートするよう動作可能で、アドレスは
データと共に周辺装置２１０に転送される。即ち、遠隔
ノードはアドレスおよびデータ情報を送信することによ
って周辺装置２１０にアクセスできる。また、アドレス
およびデータ情報を周辺装置２１０からリンク・トラン
ザクション層コントローラ２００に送信することがで
き、該コントローラは受信したアドレスおよびデータを
処理してそれを遠隔ノードに送信する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般にＩＥＥＥ１３
９４タイプのシリアル・バスからデータを受信すること
に関し、特に、別個のマイクロコントローラを必要とせ
ずに、そのデータをホスト・システム内の周辺ユニット
にインタフェースさせることに関する。

【０００２】

【従来の技術】ＩＥＥＥは、物理接続と呼ばれる点間リ
ンクで接続された論理ノードのネットワークを含む高性
能シリアル・バス・ケーブル環境用の新しい標準を、Ｉ
ＥＥＥ１３９４の下で許可した。この物理接続は各ノー
ド上のポートとそれらの間に設けられたケーブルから成
る。１つのノードは複数のポートを持つことができ、こ
れにより、分岐したマルチホップ相互接続が可能にな
る。このトポロジーへの制限はアービトレーション（裁
定）プロトコルに必要な一定のラウンド・トリップ（往
復）時間要件によって設定される。バス・リセット後に
設定されるデフォルト・タイミングは、各ホップ当たり
４．５メートルで合計７２メートルに対して１６ケーブ
ルホップが適当である。単一のバス上にサポートされる
ノードの最大数は６３である。

【０００３】ノードがＩＥＥＥ１３９４シリアル・バス
に追加されたりそこから削除されるときはいつも、バス
・リセットが生じ、全てのノードを知られた状態にす
る。バス・リセットの後、ツリー識別（ＩＤ）処理によ
って一般のネットワーク・トポロジーをツリーに変換す
る。ツリーでは、１つのノードがルートで指定される。
全ての物理接続は親か子あるいは非接続のいずれかでラ
ベルされる。非接続ポートは「オフ」とラベルされ、ほ
かの如何なるものとも関係しない。ツリーは非循環でな
ければならず、ループは許されない。そうでないと、ツ
リー識別処理は終了しないことになる。

【０００４】１３９４ケーブル環境は毎秒９８．３０４
メガビット、１９６．６０８メガビットおよび３９３．
２１６メガビットの複数のデータ速度をサポートする。
最低速度はベース速度として知られており、それより高
いデータ速度をサポートするポートは全て低いデータ速
度もサポートしなければならない。ベース速度より高い
データ速度が可能なノードは、速度シグナリング位相の
間その取り付けポートを介してそのピア（同位ノード）
と速度情報を交換する。もしピア・ノードが高速度デー
タを受信できないなら、データはその経路を下って伝搬
しないことになる。データは高いデータ速度をサポート
する経路を下って伝搬するだけである。

【０００５】データ・パケット送信の間、そのソース・
ノードは速度符号、フォーマットおよびトランザクショ
ン符号、ソースおよび宛て先ノードのアドレス、および
データをパケット形式で送る。このパケット内の宛て先
フィールドは、それが送信データの受信者であるかどう
かを決定するため、各ノードのリンク層によって利用さ
れる。データ・パケットの伝送可能な最大速度はバス・
トポロジーとバス上のノードによってサポートされるデ
ータ伝送速度とに依存する。データ・パケットが送られ
る最適速度を決定するには、送信および受信ノードの最
大サポート速度ばかりでなくこれら送信および受信ノー
ド間に接続された任意のノードの最大速度を決めなけれ
ばならない。データ伝送のための最適速度は、データ・
パケットの伝送に関係するよう要求されたノードの全て
によってサポートされる最高速度に等しい。

【０００６】

【発明が解決しようとする課題】ＩＥＥＥ１３９４バス
は、典型的には、バスから情報を抽出するための物理層
とバスから抽出したデータをホスト・システムにインタ
フェースするためのリンク／トランザクション層を必要
とする。該ホスト・システムは、典型的には、ホスト・
バスとＣＰＵを含む。このＣＰＵには、一般に、バスか
らのデータが記憶されるＦＩＦＯからデータを抽出する
仕事を与えられる。このデータは、ＣＰＵによって取り
出された後、適当な周辺ユニットに送信されるか、ある
いはＣＰＵによる種々の処理動作に利用される。ＣＰＵ
はまた、情報をシリアル・バスに送ることができる。こ
れは、先ずＦＩＦＯに情報を記憶させ、次にリンク／ト
ランザクション層に命令を与えてＦＩＦＯからその情報
を取り出してそれをシリアル・バスに送信することによ
り行われる。しかしながら、別個のＣＰＵまたはマイク
ロコントローラが必要であるという事実は、ディジタル
・マイクロホン、ステレオ受信器および送信器等の小型
の応用に関してＩＥＥＥ１３９４バスの魅力を減少させ
ている。

【０００７】

【課題を解決するための手段】ここに開示し特許請求の
範囲に記載した本発明は、シリアル・バスとホスト・シ
ステム間にインタフェースするため、および、遠隔ノー
ドにより前記シリアル・バス上に置かれた情報を前記シ
リアル・バスから受信しかつ該受信した情報を前記ホス
ト・システムに転送し、また、前記ホスト・システムか
ら情報を受信しかつ該受信した情報を前記遠隔ノードに
よる受信のため前記シリアル・バスに転送するためにロ
ーカル・ノード上に設けられたシリアル・バス・インタ
フェースである。該インタフェースは、前記遠隔ノード
により生成されたデータを前記シリアル・バスから受信
するためのデータ受信器と、データを前記遠隔ノードで
の受信のため前記シリアル・バスに送信するためのデー
タ送信器を含んでいる。また、複数のレジスタが設けら
れていて、その少なくとも１つはそこに受信データを記
憶のため前記遠隔ノードによりアドレス可能である。前
記データ受信器は読み出し動作の間受信したデータを前
記少なくとも１つのレジスタに記憶するよう動作可能で
あり、また、前記データ送信器は書き込み動作の間デー
タを前記シリアル・バスに送信するよう動作可能であ
る。ホスト・バス・インタフェースが前記ホスト・シス
テム上のホスト・バスに直接インタフェースするために
設けられていて、該ホスト・バス・インタフェースは、
前記少なくとも１つのレジスタに記憶されたデータを、
書き込み動作の間、該データが受信されて前記少なくと
も１つのレジスタに記憶されるとき、前記ホスト・バス
に転送するよう動作可能である。該ホスト・バス・イン
タフェースはまた、読み出し動作の間データを前記ホス
ト・バスから取り出すよう動作可能である。

【０００８】本発明に他の観点によれば、シリアル・バ
ス・インタフェースは標準レジスタ空間を含んでいて、
前記少なくとも１つのレジスタは該標準レジスタ空間の
一部を占有している。また、前記複数のレジスタのうち
の選ばれたレジスタは標準バス・インタフェース情報の
記憶に専用に供されていて、遠隔ノードはこの情報に直
接アクセスできる。前記データ受信器は前記複数のレジ
スタのうちの１つへのアクセス要求を認識するよう動作
可能であり、その後、前記データ送信器はアドレスされ
るときその内容を送信するよう動作可能である。また、
前記複数のレジスタのうちの選ばれたレジスタは前記シ
リアル・バスの動作を定めるコンフィギュレーション
（環境設定）情報を記憶するためのコンフィギュレーシ
ョンレジスタを含んでいる。これにより、遠隔ノードは
前記コンフィギュレーション・レジスタの１つにアクセ
スすることによって前記シリアル・バスの動作をプログ
ラムできる。

【０００９】本発明に別の観点によれば、データはデー
タ・パケットで受信され、データ・パケットで送信され
る。これらのデータ・パケットは、前記シリアル・バス
上の送信ノードを識別するのに必要な情報および該デー
タ・パケットの内容を、データ・パケットを受信するよ
う指定された遠隔ノードを識別する情報に加えて含んで
いる。また、各データ受信または送信動作に先行して前
記遠隔ノードからの書き込み要求または読み出し要求の
データ要求があり、該要求は前記受信されたデータ・パ
ケット内に含まれている。書き込み要求に関連した前記
受信データ・パケットは書き込み要求の受信時に前記少
なくとも１つのレジスタに記憶されたそれに関連したデ
ータを含んでいる。前記ホスト・インタフェースはこの
書き込み要求を認識し、前記少なくとも１つのレジスタ
に記憶された前記データを前記ホスト・バスに転送す
る。読み出し要求の間、前記ホスト・インタフェースは
この読み出し要求を認識し、該データに前記データ送信
器を持つ遠隔ノードへの転送のため前記ホスト・システ
ムからアクセスする。

【００１０】

【実施例】図１を参照すると、ＩＥＥＥ１３９４シリア
ル・バスとして定義されたシリアル・バス・アーキテク
チャを用いたシステムのブロック図が示されている。こ
れは、「高性能シリアル・バスのためのＩＥＥＥ標準」
（ＩＥＥＥＳｔａｎｄａｒｄｆｏｒａＨｉｇｈ
−ＰｅｒｆｏｒｍａｎｃｅＳｅｒｉａｌＢｕｓ）、
ＩＥＥＥＳＴＤ１３９４−１９９５に定められてお
り、これを引用により援用してここに記載に代える。モ
ジュール１０は、ＣＰＵ１２、メモリ１４、入出力（Ｉ
／Ｏ）１６およびＣＰＵ１８を含むものとして示されて
いる。ＣＰＵ１２、メモリ１４、入出力（Ｉ／Ｏ）１６
およびＣＰＵ１８は全てシステム内のユニットである。
ユニット１２−１８の各々は、モジュール１０に固有の
システム・バスであるパラレル・バス２０にインタフェ
ースしている。加えて、ユニット１２−１８の各々は
「バックプレーン」と称されるシリアル・バス２２にイ
ンタフェースしている。ＩＥＥＥ１３９４標準に従って
動作するシリアル・バス２２は、システム外でブリッジ
２４にインタフェースしている。ブリッジ２４とモジュ
ール１０はそれぞれシリアル・バス上の論理ノードを構
成する。一般に、シリアル・バス・アーキテクチャはア
ドレス可能なエンティティである論理ノードによって定
義される。これらの論理ノードはそれぞれ独立に再設定
および識別でき、１つ以上のノードが単一のモジュール
上に存在し得るし、また単一のノード内に１つ以上のユ
ニットが存在し得る。それゆえ、ノードは論理アドレッ
シングの概念であり、そこでは、モジュールは、物理イ
ンタフェースを共有する１つ以上のノードから成り得る
物理装置である。単一のノードのアドレス空間は１つ以
上のユニットに直接マッピングすることができる。ユニ
ットはディスク・コントローラ、メモリ、ＣＰＵ等の論
理エンティティであり得る。所与のユニット内には、独
立した制御レジスタを介してアクセス可能かあるいはダ
イレクト・メモリ・アクセス（ＤＭＡ）コマンド列で一
意的にアドレス可能な複数のサブ・ユニットが存在し得
る。

【００１１】図１をさらに参照すると、バックプレーン
・シリアル・バス２２を用いたモジュール１０内の１つ
の環境（「バックプレーン環境」と称される）と「ケー
ブル環境」と称される他の１つの環境から成る２つの環
境があるのがみられる。ケーブル環境にインタフェース
するノードはそれに関連付けられた「ポート」を有して
いる。ブリッジ・ノード２４はそのようなノードであ
り、一方の側ではバックプレーン・シリアル・バス２２
にそして他方の側ではケーブル２６にインタフェースし
ている。ケーブル２６は単一のＩ／Ｏノード２８にその
中の１つのポートを介してインタフェースしている。Ｉ
／Ｏノード２８は他に２つのポートを有していて、その
１つはケーブル・シリアル・バス３０を介してブリッジ
・ノード３２に接続されている。ブリッジ・ノード３２
は、モジュールである他のシステム３４にインタフェー
スしている点でブリッジ・ノード２４に類似している。
システム３４は、システム１０と実質的に同一であって
もよいし、バックプレーンを用いた任意の別のタイプの
システムであってもよい。Ｉ／Ｏノード２８の第３のポ
ートはケーブル・シリアル・バス３６を介してＩ／Ｏノ
ード３８の１つのポートにインタフェースしており、Ｉ
／Ｏノード３８の他のポートはケーブル・シリアル・バ
ス４０を介してＩ／Ｏノード４２にインタフェースして
いる。

【００１２】一般に、ケーブル環境は有限の分岐と拡張
を有する非循環ネットワークを提供する物理的なトポロ
ジーである。その媒体は信号用の２つの導体対と電源お
よび接地用の１つの対とから成り、これらは異なるノー
ド上のポートを接続する。各ポートはターミネータ、送
受信器および簡単なロジック（論理）から成る。ケーブ
ルとポートはノード間のバス中継器として働き、単一の
論理バスをシュミレートする。これに対して、バックプ
レーン環境はマルチドロップ（分岐）バスから成る。こ
れはモジュール内のバックプレーンの長さを走行する２
つの単一終端導体から成る。バスに沿って分布したコネ
クタはノードがバスに「プラグ・イン」するのを可能に
する。このシステムは全てのノードにバスをアサートす
るのを許すワイヤードＯＲ論理を利用する。

【００１３】次に図２を参照すると、シリアル・バス・
プロトコルのブロック図が示されている。シリアル・バ
ス・プロトコルは、トランザクション層５０、リンク層
５２および「ＰＨＹ」とラベルした物理層５４を含む３
つの積層から成っている。トランザクション層５０は、
ＣＲＳアーキテクチャ（制御および状態レジスタ）をサ
ポートするよう求められたバス・トランザクションを実
行する完全な応答・応答プロトコルを定める。これは読
み出し、書き込みおよびロックの動作を提供する。リン
ク層５２はトランザクション層５０に肯定応答データグ
ラム（要求の確認を伴う一方向のデータ転送）サービス
を提供する。それはパケットの送信および受信のために
アドレスの指定、データのチェックおよびデータのフレ
ーミングを行う。リンク層５２はまた、タイミングおよ
び同期化のために用いられる「サイクル」信号の発生を
含む等時性データ伝送サービスをアプリケーションに対
して直接提供する。１つのリンク層転送は「サブ・アク
ション」と呼ばれる。

【００１４】物理層５４は３つの主要な機能を提供す
る。物理層５４はリンク層５２によって用いられる論理
記号を異なるシリアル・バス媒体上の電気信号に変換す
る。物理層５４は、アービトレーション・サービスを提
供することによって、一時に１つのノードだけがバス上
にデータを送信していることを保証する。物理層５４は
また、シリアル・バスに対する機械的インタフェースを
定める。ケーブルおよびバックボーン環境の各環境毎に
異なる物理層がある。ケーブル物理層は、データ再同期
化やリピートサービスおよび自動バス初期化を行う。

【００１５】これら３つの層に加えて、ノードを制御し
たりバス資源を管理するのに必要な基本的な制御機能や
標準的なＣＳＲを提供するシリアル・バス管理ブロック
（マネージャ）５６が設けられている。このブロック５
６は多数の要素から成っていて、それらは、バス全体に
亙って管理責任を行使する単一のノードでのみ活性のバ
ス・マネージャ要素や、ノード・コントローラ要素を含
む。さらに、データを他の等時性資源に割り当てるのに
必要なサービスを集中化する等時性資源マネージャを含
んでいる。等時性資源とは、最小持続時間と同じかその
整数倍の持続時間のいずれかを有する連続した有効イン
スタンス間の時間間隔を持つ時間尺度または信号の特性
を有する資源のことである。本発明の目的のために、シ
リアル・バス５８とリンク層５２にインタフェースする
物理層５４は受信バッファ（図示されていない）にイン
タフェースするだろう。

【００１６】次に図３を参照すると、物理層５４とリン
ク層５２間のインタフェースのブロック図が示されてい
る。物理層５４はシリアル・バス５８にインタフェース
し、そこからデータを受信するよう動作可能である。デ
ータ（Ｄ）は８ビット双方向データ・バス６０を介して
リンク層５２へあるいはリンク層５２から伝送される。
２つの制御ビット（ＣＴＬ）が制御バス６２上を物理層
５４とリンク層５２の間を伝送される。リンク要求（Ｌ
ＲＥＱ）は要求線６４を介してリンク層５２から物理層
５４へ転送されるが、ここでシステム・クロック信号Ｓ
ＣＬＫが物理層５４からリンク層５２へ転送され、物理
層５４はこのクロックを復元する。

【００１７】以下、データ速度を９８．３０４メガビッ
ト／秒の倍数で言及する。ケーブル環境でのＩＥＥＥ１
３９４に規定されたインタフェースは１００メガビット
／秒、２００メガビット／秒および４００メガビット／
秒のデータ速度をサポートする。バックプレーン環境は
２５メガビット／秒および５０メガビット／秒をサポー
トする。これらの速度は符号化スキームと無関係な実際
の「ビット」レートである。冗長符号化スキームでの実
際のクロック速度は「ボー」レートと称され、これはこ
のインタフェースのクロック速度とは無関係である。

【００１８】物理層５４はデータと制御ビットを転送す
るための双方向性のピンを制御する。リンク層５２は、
制御が物理層５４からリンク層５２に移行されるとき、
これらのピンを駆動するだけである。リンク層は線６４
上の専用の要求ピンを介して全ての自発的な活動を行
う。インタフェース上で起こり得るアクションは、送
信、受信、状態および要求に分類される。システム・ク
ロックＳＣＬＫは物理層５４によって駆動され、通常、
４９．１５２ＭＨｚの速度でシリアル・バス・クロック
と同期をとられる。「ハイ」に設定されると物理層がバ
ックプレーン環境にあることを示すバックプレーン入力
が、リンク層５２上に設けられている。他の入力として
ＣＬＫ２５入力が設けられており、「ハイ」に設定され
ると線６６を介した物理層５４からのＳＣＬＫ出力を２
４．５７６ＭＨｚの値にする。

【００１９】データが２つのチップ間を搬送されると
き、データ・バス６０の幅は接続された物理層５４の最
大速度に依存し、１００メガビット／秒毎に２ビットで
ある。そのため、毎秒１００メガビット転送のためのパ
ケット・データはＤ[０：１]を用い、毎秒２００メガビ
ット転送ではＤ[０：３]を用い、毎秒４００メガビット
転送では最大限のＤ[０：７]を用いる。未使用のＤ[ｎ]
信号は「ロー」に駆動される。制御バス６２は常に２ビ
ットを搬送する。制御が物理層５４とリンク層５２の間
で移行されるときはいつも、サイド・サレンダリング制
御がなされる。それにより、制御ピンとデータ・ピン
は、その出力バッファをトライステートする前に１クロ
ックの間常に論理「０」レベルに駆動される。

【００２０】上述したように、要求、状態、送信および
受信という４つの基本的な動作がインタフェースで起こ
り得る。バスを要求するには、または、物理層５４内の
レジスタにアクセスするには、リンク層５２は短いシリ
アル・ストリームを要求ピン６４を介して物理層５４に
送る。物理層５４がリンク層５２に転送すべき状態情報
を有しているとき、物理層５４は状態転送を開始する。
物理層５４はインタフェースがこの転送を行うのにアイ
ドルになるまで待つ。そして、制御バス６２上に状態ビ
ットをアサートすることによって転送を開始する。同時
に、状態情報の最初の２ビットをＤ[０：１]上に与え
る。リンク層５２が要求線６４を介してシリアル・バス
５８へのアクセスを要求するとき、物理層５４はシリア
ル・バス５８へのアクセスについてアービトレーション
（裁定）を行う。物理層５４は、裁定が成ると、システ
ム・クロックＳＣＬＫの１サイクルの間制御バス６２上
に「送信」をアサートすることによって、リンク層５２
に対してシリアル・バスを許可する。その後、単一のサ
イクルの間アイドルである。リンク層５２は、物理層５
４からの「送信」状態をサンプリングした後、制御バス
６２上に「ホールド」あるいは「送信」をアサートする
ことによってインタフェースの制御を引き継ぐ。「受
信」動作中は、物理層５４は、シリアル・バス５８に
「データ・オン」状態を認めるときはいつも、制御バス
６２上に「受信」をアサートしかつ各データ・ピン上に
論理「１」をアサートすることによって受信動作を開始
する。次いで、物理層５４はデータ・ピン上に速度符号
を配することによってパケットのスタートを指示する。
毎秒１００メガビットに対しては、データ・ビットは
「００ｘｘｘｘｘｘ」である。また、毎秒２００メガビ
ットに対しては「０１００ｘｘｘｘ」、毎秒４００メガ
ビットに対しては「０１０１００００」である。ここ
で、値「ｘ」はノン・オペレーションである。

【００２１】リンク層５２はＦＩＦＯ７０の形のバッフ
ァにインタフェースしている。ＦＩＦＯ７０は、読み出
し／書き込みポインタの位置とＦＩＦＯの全てのイン／
アウト・アクセスを定める読み出し／書き込みＦＩＦＯ
制御ブロック７１によって制御される。ＦＩＦＯ７０の
他の側は、３２ビット・バスであるホスト・バス７２に
インタフェースしている。

【００２２】次に図４を参照すると、パケットの非同期
送信のためのリンク層５２でのサブアクションが示され
ている。このサブアクションは要求と応答の形である。
パケットを送信したいノードによって送信される「ＡＲ
Ｂ」とラベルされたアービトレーションシーケンスがあ
り、このシーケンスが物理層５４に送信されてバス５８
の制御を獲得する。物理層５４が既にバスを制御してい
るなら、物理層５４は直ちに応答でき、データ・パケッ
トの送信が行なわれる。このデータ・パケットの送信
は、非同期サブアクションでは、ソース・ノードがデー
タ・プリフィクス信号（必要なら速度符号を含む）、ソ
ース・ノードおよび宛て先ノードのアドレス、トランザ
クション符号、トランザクション・ラベル、リトライ符
号、データ、巡回冗長チェック（ＣＲＣ）およびパケッ
ト終了（他のデータ・プリフィクス信号かデータ終了信
号）を送信することを含む。この後に、一意的にアドレ
スされた宛て先がパケットの送信先（受信側）でとられ
るアクションを送信元ノードに示す符号を返送する肯定
応答（ＡＣＫ）フィールドが続く。これらの各非同期サ
ブアクションは「サブアクション間隙」と呼ばれる空き
バス期間で隔てられている。パケット送信と肯定応答受
信の間に「肯定応答（ＡＣＫ）間隙」が設けられてい
る。この肯定応答間隙の長さは受信側がリンク要求と肯
定応答（ＡＣＫ）の送信元に相対してどこにあるかに依
存して変わる。しかしながら、肯定応答間隙の最大長は
サブアクション間隙よりは十分に短く、肯定応答が受信
される前にバス上の他のノードがアービトレーションを
開始しないよう保証する。

【００２３】次に図５を参照すると、リンク層５２が要
求を扱う（要求に対してサービスを行う）様子の線図が
示されている。上に述べたように、リンク層５２は要
求、指示、応答および確認のサービス・プリミティブを
利用する。要求プリミティブは要求側リンク層（リンク
要求元）によって応答側リンク層（リンク応答側）へパ
ケットを転送するために用いられる。指示プリミティブ
は応答側リンク層によるパケットの受信を示す。応答プ
リミティブは応答側リンク層による肯定応答の送信を示
し、確認プリミティブは要求側リンク層による肯定応答
の受信を示す。ひとたびリンク要求がなされると、シス
テムは受信ノードへのアービトレーションおよびパケッ
トの送信を行い、次いで、受信ノードが肯定応答の形で
要求側リンク層に返答し、そこで要求側リンク層が送信
を確認する。

【００２４】次に図６を参照すると、送信されるパケッ
トのためのレジスタ・マップが示されている。パケット
は複数のクワッドレットを含むヘッダを有する形態であ
る。典型的には、最初のクワッドレットは物理ＩＤを含
み、最後のクワッドレットはヘッダＣＲＣを含む。ヘッ
ダ・パケットの後にはデータ・ブロックが続き、該デー
タ・ブロックは複数のデータ・クワッドレットから成
り、最後のクワッドレットはデータＣＲＣクワッドレッ
トである。最初のコードレット内のパケット・ヘッダ
は、プライマリ・パケット（主パケット）のパケット種
類を定めるトランザクション符号を含む。トランザクシ
ョン・パケット符号はパケット・フォーマットと実行さ
れるトランザクションの種類を特定する。これはデータ
・クワッドレットの書き込み要求、データ・ブロックの
書き込み要求、データ・クワッドレットおよびデータ・
ブロックの読み出し要求、データ・クワッドレットおよ
びデータ・ブロックの読み出し応答等である。図４に関
連して上で述べた非同期データ・パケットはプライマリ
・データ・パケットである。

【００２５】次に図７ａを参照すると、本発明の好適実
施例のブロック図が示されている。上で説明したよう
に、物理層５４はリンク層５２とトランザクション層５
０の両方にインタフェースしており、これは図２に示さ
れている。本発明の好適実施例においては、リンク／ト
ランザクション層コントローラ（Ｌ／Ｔコントローラ）
２００が設けられており、該コントローラ２００は物理
層５４とアドレス２０４、データ・バス２０６および制
御バス２０８から成る一組のホスト・システム・バス２
０２との間でインタフェースするよう動作できる。ホス
ト・バス２０２は周辺装置２１０にインタフェースする
よう動作できる。このコントローラ２００は、マイクロ
コントローラの動作を本質的にエミュレートすることに
加えて、図２のリンク層５２、トランザクション層５０
およびシリアル・バス・マネージャ５６の機能の全てを
提供するよう構成されている。それゆえ、以下で説明す
るように、このコントローラ２００は、別個のマイクロ
プロセッサあるいはマイクロコントローラを必要とせず
にシリアル・バス５８と周辺装置２１０との間に直接イ
ンタフェースできる。

【００２６】リンク層５２とトランザクション層５０の
機能の全てに加えて、ホスト・バス２０２にインタフェ
ースするためのインタフェースが設けられている。コン
トローラ２００はアドレス・ブロック２１４を用いてア
ドレス・バス２０４にアドレスを送信したり、アドレス
・バス２０４からアドレスを受信するよう動作できる。
データについてはデータ・バッファ２１６を介したデー
タ・バス２０６への送信およびデータ・バス２０６から
の受信ができ、制御情報についてはコントローラ２１８
を介した制御バス２０８への送信および制御バス２０８
からの受信ができる。コントローラ２００内には内部レ
ジスタ空間２２０があり、該内部レジスタ空間２２０は
ＩＥＥＥ１２１２ＣＳＲアドレス空間等の従来のアドレ
ス空間中でコントローラ２００を定めるよう動作でき
る。コントローラ２００中の内部レジスタ空間２２０は
他のノードのシステムによってアクセス可能で、直接こ
れらのレジスタへの書き込みおよび読み出し要求を許
す。また、内部ＦＩＦＯ２１９が設けられており、該内
部ＦＩＦＯ２１９は、基本的には、データ・バッファ２
１６と関連してシステムのホスト側とシリアル・バス側
間のデータ転送のバッファを行うように働く。

【００２７】動作に際して、シリアル・バス上の他の場
所にあるＣＰＵ（図示されていない）は、この特定のノ
ードにどのような種類の装置があるかを決定するために
内部レジスタ２２０にアクセスすることができる。ひと
たびこのノードが周辺装置への直接アクセスを許す特別
なアーキテクチャを有していることをＣＰＵが認識する
と、本発明に従ってデータ転送が影響を受ける。もしコ
ントローラ内の内部レジスタ中の情報が遠隔の場所で望
まれているならば、送信装置からのデータ・パケット
は、コントローラ２００で認識されることになるアドレ
ス情報とデータ情報の両方からデータが構成されるよう
に配置される。これは、アドレスとしてばかりでなく後
で実行される書き込みまたは読み出し動作の要求として
認識される。もし送信ノードが周辺装置２１０にアクセ
スすることを望むなら、受信アドレスのアドレス・バス
２０４への転送と受信データのデータ・バス２０６を介
した周辺装置２１０への転送を基本的に含む操作をコン
トローラ２００にさせるのに十分な情報をアドレスおよ
びデータ情報の形でコントローラ２００に送信するだけ
でよい。これは、周辺ユニットがコントローラ２００の
アドレス空間の特定の部分を占有しており、そのような
アドレスが受け取られると、コントローラ２００は直ち
にこのアドレスをホスト側用のアドレス・バス２０４に
転送すること、および同時にデータをホスト・データ・
バス上に置くことを、ホスト・システムのために適当な
読み出しまたは書き込み指令を発生することに加えて行
うという事実に因る。このことは、データが先ずＦＩＦ
Ｏに記憶されることを必要とし、次いで、トランザクシ
ョン層５０によって関連したマイクロコントローラへの
割り込みが発生する従来のトランザクションと比較され
るべきである。その後、マイクロコントローラがこの割
り込みに基づいて行動し、ＦＩＦＯから適当な情報を取
り出したり引き続く処理を実行することになる。これに
対して、本発明のシステムは、システム・バス２０２に
直接インタフェースして、コントローラ２００が非同期
データおよび等時性データの両方を自律的に受信し送信
するのを可能にする。

【００２８】図７ｂに示されている本発明の別の実施例
においては、コントローラ２００からのアドレス・バス
２０４の一部とデータ・バス２０６が結合されている。
好ましい実施例では、データ・バス２０６は８ビット・
データ・バスで、アドレス・バス２０４は１２ビット・
バスである。アドレス・バス２０４の８ビットとデータ
・バス２０６の全８ビットを利用することによって、１
６ビット・データ・バスとしての新たなデータ・バス２
１１が実現できる。このバスが１６ビットの周辺装置２
０９に入力し、両者間で１６ビット・データの転送が可
能になる。これは、或る応用において１６ビット・デー
タの転送を可能にする独特なモードである。これは単
に、限られた数のピンがチップ上に設けられているとい
う事実に因る。また、遠隔ノードがアドレスおよびデー
タ・バス上に出力されるべき情報を送っているのをコン
トローラ２００が認識するという事実によって、データ
はアドレス・バス２０４の最下位７ビットとデータ・バ
ス２０６の全データ・ビットを介して１６ビット・デー
タ・バス２１１に転送されるのがわかる。コントローラ
２００は実際にはアドレス指定動作をしていないし、ア
ドレス・バス２０４やデータ・バス２０６上に何がある
かについて何の判定もしていないということ、それより
むしろ、遠隔ノードがコントローラ２００に特別な様式
でデータおよびアドレス情報を送っている結果としてコ
ントローラ２００はこのデータおよびアドレス情報をそ
れら２つのバスに単に転送しているだけであるというこ
とに注目することが重要である。遠隔ノードがアドレス
・バス２０４およびデータ・バス２０６への情報をどの
ように得るかを認識することが単に重要である。以下で
より詳細に説明するように、このことは、特定の内部レ
ジスタに情報を送信することだけを遠隔ノードに要求す
るだけであり、結果として、コントローラ２００が自動
的にこの情報を適当なバス上に出力する。遠隔ノードは
該ノードが情報を送信している先の装置の種類について
の知識を持っているので、コントローラ２００に送信さ
れた情報が自動的にアドレス・バス２０４およびデータ
・バス２０６に直接転送されるという事実が分かる。

【００２９】再び図７ａを参照すると、データはホスト
・システム・バス２０２とシリアル・バス５８との間を
２つの方法のうちの何れかで転送される。第１の方法に
おいては、データは内部レジスタに転送され、直ちにア
ドレス送受信ブロック２１４およびデータ・バッファ２
１６に転送され、そして直ちにデータ・バス２０６およ
びアドレス・バス２０４上に置かれる。このように、遠
隔ノードは情報を直接システム・バス２０２に転送する
ことができる。他のモード（第２の方法）においては、
データは内部ＦＩＦＯ２１９にそこへの記憶のため転送
され、そして後で周辺装置２１０に転送される。送信動
作では、データはホストまたはシステム・バス２０２か
ら受信され、ＦＩＦＯ２１９にストア・アンド・フォワ
ード（記憶／送り出し）様式で記憶される。次いでシリ
アル・バス上に送信される（送り出される）。

【００３０】次に図８を参照すると、コントローラ２０
０のディジタル・カメラ内での応用が示されている。デ
ィジタル・カメラはイメージャ２５０と該イメージャ２
５０にインタフェースしてそこからデータを受信するフ
ィールド・メモリ２５２とを備えている。カメラはま
た、それに関連付けられた制御論理ブロック２５４を有
しており、該制御論理ブロック２５４はそこにデータが
送られてくるとコントローラ２００に対して線２５６上
に送信事象信号ＴＥＶＥＮＴを発生するよう動作可能で
ある。コントローラ２００は、この信号を受け取ると、
フィールド・メモリ２５２内のデータにアクセスしてこ
の情報を直接シリアル・バス５８そして遠隔の場所に送
信する。上で言及したように、この動作がどのように実
行されまたどのノードに送信されるかを決定するようプ
ログラムできる内部レジスタ２２０が設けられている。

【００３１】次に図９を参照すると、本発明の他の応用
としてオーディオ送信器への応用が示されている。アナ
ログ入力信号はＡ／Ｄ（アナログ／ディジタル）変換器
２６２に入力する線２６０上のステレオ入力信号であ
る。Ａ／Ｄ変換器２６２はテキサス・インスツルメンツ
製のタイプＴＬＣ３２０ＡＤ５７Ｃである。Ａ／Ｄ変換
器２６２はコントローラ２００のデータ入力への線２６
４上にステレオ・ビット・シリアル・ストリームを発生
する。制御論理ブロック２７０は情報がコントローラ２
００に送信されているのを示す送信事象信号ＴＥＶＥＮ
Ｔを線２７２上に発生するのに用いられる。コントロー
ラ２００は制御論理ブロック２７０にインタフェースし
ていて、データの発生とＦＩＦＯ２１９内への記憶のた
めのコントローラ２００への送信を制御し、その後この
データをシリアル・バス５８に送信する。

【００３２】次に図１０を参照すると、コントローラ２
００の他の応用が示されている。ここでは、コントロー
ラ２００はオーディオ受信器として利用されている。コ
ントローラ２００はシリアル・バス５８からデータを連
続的に受信する。このデータは連続して複号されてＦＩ
ＦＯ２１９に記憶され、さらにデータ／アドレス線２７
６上をＤ／Ａ（ディジタル／アナログ）変換器２７８に
送られ、そこからアナログ・ステレオ出力信号として線
２７９上に出力される。制御論理ブロック２８２がコン
トローラ２００にインタフェースするように設けられて
いる。データ／アドレス情報はデータ８ビット、アドレ
ス情報８ビットで伝送される。

【００３３】次に図１１を参照すると、遠隔送信ノード
２８０がローカル・ノード２８２に情報を送信するよう
動作できる一般的な応用のブロック図が示されている。
ローカル・ノード２８２は、上で説明したコントローラ
２００と遠隔ノード２８０からの情報が送られるべき周
辺ユニット２８４とを備えて構成されている。遠隔ノー
ド２８０は物理層２８８に加えてリンク層２８６とトラ
ンザクション層（図示されていない）をそれに関連付け
られて有している。そのため、物理層２８８とリンク層
２８６は、遠隔ノード２８０がシリアル・バス５８を越
えてローカル・ノード２８２と通信を行って、そこにデ
ータ・パケットを送ったり、そこからデータ・パケット
を受け取ったりするのを可能にする。遠隔ノード２８０
にはまた、ローカル・ノード２８２にある周辺ユニット
２８４と通信するためＣＰＵ２９０が設けられている。
上で説明したように、ＣＰＵ２９０はバス５８上の複数
のノードと通信可能である。ノード２８２と通信するに
は、バス５８上にどんな種類のノードが存在しているか
を先ず知らなければならない。このために、ＣＰＵ２９
０はコントローラ２００のアドレス空間（これは典型的
なＣＳＲ１２１２アドレス空間である）内の既知のレジ
スタ位置にアクセスする。ローカル・ノード２８２はこ
のアドレス空間を有して構成されているが、他のノード
も全てＣＳＲ１２１２アドレス空間を有して構成されて
いる。コントローラ２００内の特定のアドレス位置にア
クセスするとき、ＣＰＵ２９０はローカル・ノード２８
２上の他のＣＰＵに行く必要はない。というよりはむし
ろ、そのような要求がなされるとＣＰＵ２９０はコント
ローラ２００の内部レジスタに直接行く。そうすると、
コントローラ２００は要求された情報をシリアル・バス
５８に送信する。ＣＰＵ２９０はコントローラ２００が
ローカル・ノード２８２に存在することを認識すると、
ＣＰＵ２９０は通常とは若干異なる様式で読み出しおよ
び書き込み要求を発生する。ＣＰＵ２９０は、ＦＩＦＯ
を通る必要なく周辺ユニット２８４のアドレス空間への
直接アクセスが仮想的にできることを知って、それらの
要求を送信する。これについては後で説明する。このこ
とは、実際においては、通常はローカル・ノードにある
ＣＰＵの機能性の幾らかを遠隔ノードに移す。さらに、
遠隔ノードのＣＰＵ２９０はコンフィギュレーション
（環境設定）命令をコントローラ２００の内部レジスタ
に直接送信してこれらのレジスタをコンフィギュアする
ことができる。

【００３４】遠隔ノードのＣＰＵ２９０にローカル・ノ
ードのコントローラ２００をプログラミングするのを許
すために、複数のコンフィギュレーション（環境設定）
レジスタがコントローラ２００のアドレス空間にマッピ
ングされる。これらのコンフィギュレーション・レジス
タはホスト・インタフェースから直接アクセス可能であ
る。一般に、ＩＥＥＥ１３９４バス・プロトコルは６４
ビット固定アドレッシング・スキームを用いている。こ
の６４ビット・アドレスは１０ビットのバス番号と、６
ビットのノード番号と、２０ビットのページ・アドレス
と、２８ビットのオフセットから成る。各ノードについ
て３つのアドレス可能なメモリ空間がある。それらはメ
モリ空間、プライベート空間およびレジスタ空間であ
る。各空間のアドレスを表１に示す。

【００３５】

【表１】

【００３６】６４ビット・アドレッシング・スキーム用
のアドレスは図１２の線図に従って構成される。物理層
がシリアル・バス５８から情報を抽出するには物理層に
十分な情報を送る必要があることが図１２から分かる。
一度ストリップされると、この情報の全てをリンク／ト
ランザクション層コントローラ２００に送信する必要は
ない。ページ・アドレスと２８ビットのオフセット情報
（この２８ビットのオフセット情報は内部レジスタ空間
を定める）を送信するだけでよい。

【００３７】次に図１３を参照すると、所与のコントロ
ーラ２００の内部レジスタ空間についてのアドレス空間
の線図が示されている。コントローラ２００をＩＥＥＥ
１２１２ＣＳＲアドレス空間に合わせるには、或る情報
がアドレス空間内の特定の位置にあることを保証する必
要がある。それゆえ、ＣＳＲアドレス空間は、位置０−
５１２にＣＳＲアーキテクチャに関する情報、位置５１
２−１０２４にシリアル・バスに関する情報、位置１０
２４−２０４８にＲＯＭ（リード・オンリ・メモリ）位
置（これらは必ずしも変更されるとは限らない）、およ
び位置２０４８−４０９６に特定のコントローラ・ユニ
ット自体に関する情報を有し、残りの位置４０９６−２
５６Ｍは未使用ユニット空間として残してある。

【００３８】所与の領域内のメモリ位置の全てが機能部
分を提供する必要はない。そのため、必要最小量の情報
だけが記憶される。例えば、ＣＳＲアドレス空間アーキ
テクチャについては、ＳＴＡＴＥＣＬＥＡＲ（状態ク
リア）、ＳＴＡＴＥＳＥＴ（状態設定）、ＮＯＤＥ
ＩＤＳ（ノード識別子）およびＲＥＳＥＴＳＴＡＲＴ
（リセット・スタート）の４つのレジスタだけが設けら
れている。シリアス・バス領域については、ＣＹＣＬＥ
ＴＩＭＥ（サイクル・タイム）およびＢＵＳＹＴＩ
ＭＯＵＴ（ビジー・タイムアウト）に関する情報だけが
２つのレジスタに設けられている。リード・オンリ・メ
モリ（ＲＯＭ）情報とみなされる情報については、ＭＩ
ＮＩＭＡＬＲＯＭ（最小ＲＯＭ）と称する位置に記憶
される。これは、一般には、製造者、部品および部品に
関連したタイプ（種類）に関する情報である。ユニット
空間に関連した位置には、ＶＥＲＳＩＯＮ（バージョ
ン）、ＩＮＴＥＲＲＵＰＴ（割り込みの種類）、ＩＮＴ
ＥＲＲＵＰＴＭＡＳＫ（割り込みマスクの種類）、お
よびＰＨＹＣＨＩＰＡＣＣＥＳＳ（物理層に対する
種々のチップ・アクセス情報）等が記憶される。それに
加えて、ＴＣＯＮＴＲＯＬＲＥＧ０−４と標示した
複数の送信制御レジスタが設けられている。これらのレ
ジスタについては、後でより詳細に説明する。

【００３９】コントローラ２００は、シリアル・バス５
８から要求を受信するときはいつも全６４ビットアドレ
スを複号する。もし複号されたアドレスがＣＳＲレジス
タ空間内のアドレスとオン・チップ・レジスタ（即ち、
図１３で記憶情報を持つものとして説明したレジスタ）
への下位１２ビット点を構成するなら、そのレジスタが
シリアル・バス５８からアクセスされる。ＣＳＲ１２１
２レジスタ空間のために取って置かれた占有されていな
い多数の位置があることが注意されるべきである。この
理由は最小組のレジスタだけが設けられているというこ
とである。もし、何らかの理由で、アドレス空間のアン
ポピュレイテッド（非居住または非分布）部分に通常見
いだされる命令あるいは情報、即ち、コントローラ２０
０に含まれていない命令あるいは情報が遠隔ノードから
動作するよう求められたならば、そのアドレス空間を占
めるローカル・ノードの外部レジスタが必要とされる。
書き込み動作がローカル・ノードのコントローラ２００
にあるオン・チップ・レジスタに向けられているときは
いつも、これらの書き込みは、もし内部エコー・ビット
ＣＳＲＷＲＥＣＨＯが設定されているなら、ホスト
・インタフェースに反映される。ホスト・インタフェー
ス・アドレス（Ａ［１１：０］）は単純に６４ビット・
シリアル・バス・アドレスの１２ＬＳＢ（最下位１２ビ
ット）である。オン・チップ・レジスタにアクセスする
特別な場合は、後で説明するＭｉｃｒｏＭＲｅｇに
アクセスする場合である。もしレジスタ空間がオン・チ
ップでないレジスタへの下位１２ビット点に複号されて
いるならば、コントローラ２００はこれを認識する。そ
して、ＣＳＲ１２１２がアプリケーションによって履行
されていると仮定して、読み出しと書き込みの両方がホ
スト・インタフェース上で実行される。ＣＳＲ１２１２
レジスタ空間は単に１つの標準であり、遠隔ノードが何
れかのノードにあるコントローラ２００で利用されてい
る特定の標準を知っている限り、任意のレジスタ空間が
利用できることが理解されるべきである。本アプリケー
ションでは、ＣＳＲ１２１２は部品を周知の標準に合わ
せるのに用いられている。

【００４０】一般に、チップに収容されたホストの種類
は、ホストのタイプを定めるＨＴＹＰと標示された外部
ハードウエア・ピンによって定義される。もしホストの
種類が８ビット・マスタに設定されるなら、システムは
マイクロコントローラをエミュレートでき、ホスト・シ
ステムをインタフェースできる。もしホストの種類が単
にＣＳＲアクセス・モードに設定されるなら、位置０−
４０９６間の内部ＣＳＲだけがアクセス可能である。

【００４１】コントローラ２００について、次の４つの
基本的な動作モード、即ち、１．非同期受信、２．非同期送信、３．等時性送信、および４．ホストＣＳＲアクセスがある。

【００４２】サポートされるトランザクションの種類お
よびホスト・インタフェース・トランザクションへのマ
ッピングの概要を表２に示す。

【００４３】

【表２】

【表３】

【表４】

【００４４】上記４つの基本的動作モードの各々につい
て以下に詳細に説明する。

【００４５】非同期受信マイクロコントローラ・エミュレーション・モード、Ａ
ＡＤＥＣ[１：０]＝０では、コントローラ２００はＣＳ
ＲＭｉｃｒｏＭＲｅｇへのシリアル・バス書き込
みまたは読み出し要求トランザクションに応答してホス
ト・インタフェース上に８ビット書き込みおよび読み出
しトランザクションを発する。ＭｉｃｒｏＭＲｅｇ
への書き込み要求は、コントローラ２００にそのホスト
・インタフェース上でアドレスＡＭ、データＤＭでの書
き込みトランザクションを実行させる。ＭｉｃｒｏＭ
Ｒｅｇに書き込まれたデータの最下位バイトはＤ
[７：０]上にアサートされ、最下位バイトの次はＡ[１
１：０]上にアサートされる。ＣＳＺ、ＣＡＺ、ＷＥ
Ｚ、ＡＡＤＥＣおよびＨＴＹＰＥは図１７に示されたタ
イミングでのトランザクションの要素である。Ｍｉｃｒ
ｏＭＲｅｇへの読み出し要求は、コントローラ２０
０にそのホスト・インタフェース上で読み出しトランザ
クションを実行させる。読み出しがＣＡＺで肯定応答さ
れると、コントローラ２００は読み出し応答を送信す
る。もしＣＡＺがＣＳＺの０．９マイクロ秒以内で生ず
ると、読み出し応答は対応する要求肯定応答に連結され
る。１つの顕著な読み出し要求だけが許可される。この
動作のタイミングが図１８に示されている。

【００４６】メモリ・モード、ＡＡＤＥＣ[１：０]＝１
では、コントローラ２００は８コードレット内部ＦＩＦ
Ｏを用いてノードの初期メモリ空間にアドレスされたシ
リアル・バス・コードレットまたはブロック読み出しま
たは書き込み要求を扱う。ホスト・インタフェース／Ｆ
ＩＦＯ転送は８ビット・マスタか１６ビット・スレーブ
の何れかである。

【００４７】８ビット・マスタ書き込み要求の間、初期
メモリ空間への書き込み要求（コードレットまたはブロ
ック）はＦＩＦＯにデータを記憶する。コントローラ２
００は、図１９に示されたＳＲＡＭ様のタイミングで
Ａ、Ｄ、ＷＥＺ、ＣＳＺおよびＣＡＺを用いたバイト・
サイズの書き込みトランザクションを行う。Ａ［１１：
０］上にアサートされるアドレスは書き込み要求の目的
（宛て先）アドレスの最下位１２ビット（１２ＬＳＢ）
である。

【００４８】８ビット・マスタ読み出し要求の間、コン
トローラ２００は初期メモリ空間への読み出し要求を受
け取り、Ａ、Ｄ、ＷＥＺ、ＣＳＺおよびＣＡＺを用いた
バイト・サイズのトランザクション（ＦＩＦＯへのデー
タ読み出し）を行う。ＦＩＦＯへの読み出しが完了する
と、コントローラ２００は読み出し応答を送信する。こ
の動作のタイミングが図２０に示されている。Ａ［１
１：０］上にアサートされるアドレスは読み出し要求の
目的（宛て先）アドレスの最下位１２ビットである。

【００４９】１６ビット・スレーブ書き込み要求の間、
書き込み要求（コードレットまたはブロック）はＦＩＦ
Ｏ２１９にデータを記憶する。その後、データは１６ビ
ット・データ・バスとしての｛Ａ［７：０］、Ｄ［７：
０］｝を用いて外部エージェントによってＦＩＦＯ２１
９から読み出される。ＲＥＺは、書き込み要求が受信さ
れかつそのデータがＦＩＦＯ２１９で入手可能であるこ
とを示す。ＣＳＺは、外部マスタがデータを受信する準
備ができていることを示すために用いられている。デー
タがコントローラ２００からクロック・アウトされる毎
に、内部ダブレット（二重）ＦＩＦＯポインタがインク
リメントされる。内部ダブレット・ポインタが要求され
たデータ長に等しくなると、ＣＡＺが最終データを示す
ために用いられ、そして書き込み応答が送信される。こ
の動作のタイミングが図２１に示されている。

【００５０】１６ビット・スレーブ読み出し要求では、
コントローラ２００が初期メモリ空間への読み出し要求
を受け取ると、応答データが１６ビット・データ・バス
としての｛Ａ［７：０］、Ｄ［７：０］｝を用いてＦＩ
ＦＯ２１９内に書き込まれなければならない。ＷＥＺ
は、読み出し要求が受信されかつその空間がＦＩＦＯで
入手可能であることを示す。ＣＳＺは、外部マスタがデ
ータを発していることを示すのに用いられている。デー
タがコントローラ２００にクロック・インされる毎に、
内部ダブレットＦＩＦＯポインタがインクリメントされ
る。内部ダブレット・ポインタが要求されたデータ長に
等しくなると、ＣＡＺが最終データを示すために用いら
れ、そして読み出し応答が送信される。この動作のタイ
ミングが図２２に示されている。

【００５１】外部ＣＳＲモード、ＡＡＤＥＣ［１：０］
＝２では、コントローラ２００中に含まれていない初期
レジスタ空間および初期ユニット空間内のレジスタへの
書き込み要求および読み出し要求が、８ビット・マスタ
・メモリ・モードと同じバイト・サイズのＳＲＡＭ様ト
ランザクションを用いて扱われる。

【００５２】内部ＣＳＲモード、ＡＡＤＥＣ［１：０］
＝３では、コントローラ２００中に含まれている初期レ
ジスタ空間および初期ユニット空間内のレジスタへの書
き込み要求および読み出し要求が、ＣＳＲＷＲＥＣ
ＨＯビットが設定されていなければ、ホスト・インタフ
ェース上での活動なしに内部で実行される。この場合、
コードレット書き込み要求の結果、コードレットは、８
ビット・マスタ・メモリ・モードと同じバイト・サイズ
のＳＲＡＭ様トランザクションを用いて、ホスト・イン
タフェース上に反映されることになる。

【００５３】非同期送信コントローラ２００は、非同期書き込み要求を自動的に
規則的間隔であるいは手動で送信するようにプログラム
できる。データ・コードレットおよびデータ・ブロック
・フォーマットに対する書き込み要求だけがサポートさ
れる。自動（またはセンサ）モードでは、８ビット・マ
スタ・モードのホスト・インタフェースが１から８コー
ドレットのパケット・データをＦＩＦＯ２１９内に読み
出す。このモードはストア・アンド・フォワード（記憶
／送り出し）であり、データ読み出し量はＴＣｏｎｔ
ｒｏｌＲｅｇ３内のＤａｔａＬｅｎｇｔｈ（データ
長）フィールドによって決定される。この読み出しはＳ
ｅｎｓｏｒＰｒｅｆｅｔｃｈＥｖｅｎｔ（センサ先
取り事象）で始まる。次に、コントローラ２００はＴ
ＣｏｎｔｒｏｌＲｅｇ（０：３）内の情報を用いて非
同期ヘッダをパケットにプリペンド（先掛け）し、組み
立てた非同期書き込み要求をＳｅｎｓｏｒＴｒａｎｓｍ
ｉｔＥｖｅｎｔ（センサ送信事象）で送信する。Ｓｅ
ｎｓｏｒＰｒｅｆｅｔｃｈＥｖｅｎｔは、ＴＣｏｎ
ｔｒｏｌＲｅｇ０のＳｅｎｓｏｒＰｒｅｆｅｔｃｈ
ＥｖｅｎｔＳｅｌｅｃｔ（ＳＰＥＳ：センサ先取り
事象選択）フィールドを用いて内部事象あるいは外部事
象の何れかで起こるようにプログラムできる。

【００５４】ＳｅｎｓｏｒＰｒｅｆｅｔｃｈＥｖｅ
ｎｔＳｅｌｅｃｔ（センサ先取り事象選択）オプショ
ン：１．センサ先取りディスエーブルド、２．内部サイクル・スタート、３．内部サイクル・ダン、および４．ＴＥＶＥＮＴピンの外部立ち上がりエッジ。

【００５５】ＳｅｎｓｏｒＴｒａｎｓｍｉｔＥｖｅ
ｎｔ（センサ送信事象）も、ＴＣｏｎｔｒｏｌＲｅ
ｇ０のＳｅｎｓｏｒＴｒａｎｓｍｉｔＥｖｅｎｔ
Ｓｅｌｅｃｔ（ＳＴＥＳ：センサ送信事象選択）フィー
ルドを用いて類似の事象で起こるようにプログラムでき
る。

【００５６】ＳｅｎｓｏｒＴｒａｎｓｍｉｔＥｖｅ
ｎｔＳｅｌｅｃｔ（センサ送信事象選択）オプショ
ン：１．センサ送信ディスエーブルド、２．内部サイクル・スタート、３．内部サイクル・ダン、および４．ＴＥＶＥＮＴピンの外部立ち下がりエッジ。

【００５７】手動非同期送信モードでは、１６ビット・
スレーブ・モードのホスト・インタフェースがコードレ
ットまたはブロック・データをＦＩＦＯ２１９中にロー
ドするために用いられる。このモードはフロー・スルー
であり、送信パイプライニングが生じ得る。ＦＩＦＯに
ロードされるデータ量がＴｘＴｈｒｅｓｈｏｌｄ（Ｔ
ｘしきい値）に達するかあるいはＭａｎｕａｌＴｒａ
ｎｓｍｉｔＥｖｅｎｔ（手動送信事象）が生じると、
コントローラ２００はＴＣｏｎｔｒｏｌＲｅｇ
（０：３）内の情報を用いて非同期ヘッダをパケットに
プリペンド（先掛け）し、書き込み要求の送信を始め
る。外部ホスト・インタフェース・マスタは送信速度と
同速度を保たなければならない、あるいはＦＩＦＯアン
ダーランが起こる。ＦＩＦＯオーバーランを管理するた
めにフロー制御が設けられる。これは図２１のタイミン
グ図に示されている。

【００５８】ＭａｎｕａｌＴｒａｎｓｍｉｔＥｖｅ
ｎｔ（ＭＴＥ：手動送信事象）は、ＴＣｏｎｔｒｏｌ
Ｒｅｇ０のＭａｎｕａｌＴｒａｎｓｍｉｔＥｖｅ
ｎｔＳｅｌｅｃｔ（ＭＴＥＳ：手動送信事象選択）フィ
ールドを用いて起こるようにプログラムできる。

【００５９】ＭａｎｕａｌＴｒａｎｓｍｉｔＥｖｅ
ｎｔＳｅｌｅｃｔ（手動送信事象選択）オプション：１．内部サイクル・スタート、２．内部サイクル・ダン、３．ＭａｎｕａｌＴｒａｎｓｍｉｔＥｖｅｎｔ（手
動送信事象）ビットを「１」に設定、および４．ＴＥＶＥＮＴピンの外部立ち下がりエッジ。

【００６０】４つの送信制御レジスタは図１４に示され
たような複数のフィールドを有している。これらのフィ
ールドの定義を表３に示す。

【００６１】

【表５】

【００６２】等時性送信コントローラ２００は、上で説明した非同期送信とほぼ
同じ方法で等時性データ・ブロック・パケットを送信す
るようにプログラムできる。ＴＣｏｎｔｒｏｌＲｅ
ｇ４のＤａｔａＭｏｖｅｒＥｎａｂｌｅ（ＤＭＥ
Ｎ：データ・ムーバ・イネーブル）フィールドが自動ま
たは手動等時性モードに設定されると、コントローラ２
００は、等時性ヘッダがＴＣｏｎｔｒｏｌＲｅｇ３
およびＴＣｏｎｔｒｏｌＲｅｇ４内の情報を用いてプ
リペンド（先掛け）される点を除いて、非同期送信モー
ドと同様に機能する。

【００６３】ホストＣＳＲアクセスＨＴＹＰＥ［１：０］上に｛１０｝をアサートすると、
コントローラ２００のホスト・インタフェースがＣＳＲ
アクセス・モードに置かれる。このモードでは、ホスト
・インタフェースはスレーブとして働く。内部ＣＳＲレ
ジスタに書き込みや読み出しができる。アドレスＡ［１
１：０］が４Ｋの内部ＣＳＲ空間をアドレスするために
用いられる。サイクル・スタート（ＣＡＺ）がトランザ
クションをスタートさせる入力として用いられる。書き
込み（ＷＥＺ）が書き込みまたは読み出しサイクル肯定
応答を示す入力として用いられる。（ＣＡＺ）がコント
ローラ２００によってアサートされ、トランザクション
を終える。この動作のタイミングが図１５に示されてい
る。

【００６４】次に図１６を参照すると、コントローラ２
００の線図が示されており、そこには物理リンク層５４
との種々のインタフェースおよびホスト・インタフェー
ス側の種々のアドレス、データおよび制御ピンが示され
ている。同図に見られるように、バス２０４用に１２ビ
ット・アドレス・バスそしてバス２０６用に８ビット・
データ・バスが設けられている。種々の端子機能を表４
に示す。

【００６５】

【表６】

【００６６】次に図１７を参照すると、コードレット書
き込み要求がホストとのインタフェースのため非同期モ
ードで受信された場合の動作のタイミング図が示されて
いる。ブロック３０１で示されているように、書き込み
要求が受信される。ホスト・クロックＨＣＬＫの立ち上
がりエッジから短い経過の後、ＣＳＺが「ロー」にな
り、出力サイクル開始／チップ選択動作を指示する。デ
ータとアドレスの両方が複号されてアドレスおよびデー
タ・バス上に置かれる。ＷＥＺ線もＣＳＺ線と共に「ロ
ー」になり、出力書き込み動作を指示する。この期間
中、ＡＡＤＥＣ線は「０」に設定される。ＣＳＺとＷＥ
Ｚが「ロー」の間、肯定応答（ＡＣＫ）が送られる。そ
の後、書き込み応答が続く。

【００６７】次に図１８を参照すると、コードレット読
み出し要求が扱われる場合の動作のタイミング図が示さ
れている。ＣＳＺ線が短い遅れの後「ロー」になり、そ
れに続いてＣＡＺが「ロー」になって、入力マスタ・ト
ランザクションの入力サイクル肯定応答信号を示す。こ
れはマスタと認められる。ＣＳＺが「ロー」になると、
読み出し動作のためのアドレスがバス上に置かれ、次い
でＣＡＺが「ロー」になると、データが周辺装置からバ
ス上に置かれる。その後、このデータはＦＩＦＯ２１９
に記憶され、応答として要求端に送られる。

【００６８】次に図１９を参照すると、コードレット書
き込み要求がメモリ・モードで受信された場合の動作の
タイミング図が示されている。これらは内部ＦＩＦＯ２
１９を用いたノードの初期メモリ空間にアドレスされた
ブロック読み出しまたは書き込み要求である。これは、
データのブロックが３つ以上のサイクルの間に「ロー」
になり、「ハイ」に上がり、その後「ロー」に下がって
順次処理される点でＳＲＡＭタイミングと類似してい
る。その結果、４つのアドレスおよび関連したデータが
受信され書き込まれる。

【００６９】次に図２０を参照すると、メモリ・モード
での読み出し要求を示すタイミング図が示されている。
これは図１９を参照した上の説明と同様に動作するが、
これは初期メモリ空間への読み出し要求でバイト・サイ
ズのトランザクションが実行されるので、４回繰り返さ
れる点で異なる。ＦＩＦＯ２１９が一杯になった後、適
当な読み出し応答が送られる。

【００７０】

【発明の効果】要約すると、本発明によれば、マイクロ
コントローラ・エミュレータを内蔵したリンク／トラン
ザクション層コントローラが提供される。このマイクロ
コントローラ・エミュレータはリンク／トランザクショ
ン層にマイクロコントローラの動作を組み入れるのを可
能にし、それにより、送信ノードは周辺装置のアドレス
空間を仮想的にアドレス指定でき、別個のマイクロコン
トローラおよび必要なインタフェース・トランザクショ
ンを経る必要性なしに、書き込み動作中はそこにデータ
を送信し、また読み出し動作中はそこからデータを読み
出すことができる。そのため、遠隔の送信ノードはアク
セスする位置を直接制御することができ、実質的にマイ
クロコントローラ動作の幾つかを要求元ノードにおいて
実行することができる。本発明の好適実施例を詳細に説
明したが、種々の変更、置換および代替が特許請求の範
囲に記載の発明の精神および範囲を逸脱することなくな
され得ることが理解されるべきである。

【図面の簡単な説明】

【図１】ＩＥＥＥ１３９４シリアル・バス・アーキテク
チャを用いたシステムの全体的なブロック図。

【図２】ＩＥＥＥ１３９４バス内の種々のプロトコル層
の簡略化されたブロック図。

【図３】ＦＩＦＯとインタフェースする物理層およびリ
ンク層のより詳細なブロック図。

【図４】シリアル・バス上の非同期送信の一例を示す
図。

【図５】リンク層がトランザクションをどのように扱う
かを示す線図。

【図６】プライマリ・パケット・データのフォーマット
を示す図。

【図７】ａは、マイクロコントローラ・エミュレータ・
インタフェースを有するリンク／トランザクション層コ
ントローラのブロック図。ｂは、周辺ユニットへのデー
タ・バス・インタフェースの別の実施例を示すブロック
図。

【図８】リンク／トランザクション層コントローラのデ
ィジタル・カメラへの応用を示すブロック図。

【図９】リンク／トランザクション層コントローラのス
テレオ・オーディオ送信器での使用のための応用を示す
ブロック図。

【図１０】リンク／トランザクション層コントローラの
ステレオ・オーディオ受信器への応用を示すブロック
図。

【図１１】シリアル・バスの一方側でリンク／トランザ
クション層コントローラに関連付けられた周辺ユニット
と該周辺ユニットをリンク／トランザクション層コント
ローラを通して制御するために他方側の遠隔位置でシリ
アル・バスにインタフェースされたＣＰＵのブロック
図。

【図１２】ＩＥＥＥ１３９４バス用の６４ビット・アド
レッシング・マップの線図。

【図１３】リンク／トランザクション層コントローラ用
のレジスタ・マップの線図。

【図１４】制御レジスタの線図。

【図１５】ホストＣＳＲアクセスのためのタイミング
図。

【図１６】リンク／トランザクション層コントローラの
ピン接続を示す線図。

【図１７】コードレット書き込み要求を受信する動作の
ためのタイミング図。

【図１８】コードレット読み出し要求の受信のためのタ
イミング図。

【図１９】非同期アドレス複号動作がメモリに対してな
される場合のコードレット書き込み要求の受信のための
タイミング図。

【図２０】非同期アドレス複号がメモリになされる場合
のコードレット読み出し要求の受信のためのタイミング
図。

【図２１】ブロック書き込み要求の受信のためのタイミ
ング図。

【図２２】ブロック読み出し要求の受信のためのタイミ
ング図。

【符号の説明】

５０トランザクション層５２、２８６リンク層５４、２８８物理層５８シリアル・バス２００リンク・トランザクション層コントローラ２０９、２１０、２８４周辺装置（ユニット）２８０遠隔ノード２８２ローカル・ノード２９０ＣＰＵ

───────────────────────────────────────────────────── フロントページの続き (72)発明者バークヘネハンアメリカ合衆国，テキサス，ダラス，オーデリア 12516，アパートメントナンバー1706

Claims

【特許請求の範囲】

【請求項１】シリアル・バスとホスト・システム間に
インタフェースするため、および、遠隔ノードにより前
記シリアル・バス上に置かれた情報を前記シリアル・バ
スから受信しかつ該受信した情報を前記ホスト・システ
ムに転送し、また、前記ホスト・システムから情報を受
信しかつ該受信した情報を前記遠隔ノードによる受信の
ため前記シリアル・バスに転送するためにローカル・ノ
ード上に設けられたシリアル・バス・インタフェースで
あって、前記遠隔ノードにより生成されたデータを前記
シリアル・バスから受信するためのデータ受信器と、デ
ータを前記遠隔ノードでの受信のため前記シリアル・バ
スに送信するためのデータ送信器と、少なくとも１つの
レジスタがそこに受信データを記憶のため前記遠隔ノー
ドによりアドレス可能である複数のレジスタを備えてい
て、前記データ受信器は読み出し動作の間受信したデー
タを前記少なくとも１つのレジスタに記憶するよう動作
可能であり、また、前記データ送信器は書き込み動作の
間データを前記シリアル・バスに送信するようになって
おり、さらに、前記ホスト・システム上のホスト・バス
に直接インタフェースするためのホスト・バス・インタ
フェースを備えていて、該ホスト・バス・インタフェー
スは、前記少なくとも１つのレジスタに記憶されたデー
タを、書き込み動作の間、該データが受信されて前記少
なくとも１つのレジスタに記憶されるとき、前記ホスト
・バスに転送し、また、読み出し動作の間データを前記
ホスト・バスから取り出すようになっているシリアル・
バス・インタフェース。
【請求項２】請求項１記載のシリアル・バス・インタ
フェースにおいて、シリアル・バス・インタフェースが
標準レジスタ空間を含んでいて、前記少なくとも１つの
レジスタは該標準レジスタ空間の一部を占有しているシ
リアル・バス・インタフェース。
【請求項３】請求項１記載のシリアル・バス・インタ
フェースにおいて、前記複数のレジスタのうちの選ばれ
たレジスタは標準バス・インタフェース情報の記憶に専
用に供されていて、遠隔ノードは前記標準バス・インタ
フェース情報に関連付けられた前記複数のレジスタを直
接アドレスしてそこから該情報にアクセスでき、また、
前記データ受信器は前記複数のレジスタのうちの１つへ
のアクセス要求を認識するよう動作可能でかつ前記デー
タ送信器はアドレスされるときその内容を送信するよう
動作可能であるシリアル・バス・インタフェース。
【請求項４】請求項３記載のシリアル・バス・インタ
フェースにおいて、前記複数のレジスタのうちの選ばれ
たレジスタはコンフィギュレーション・レジスタから成
っていて、該コンフィギュレーション・レジスタは前記
シリアル・バスの動作を定めるコンフィギュレーション
情報のために用いられ、それにより、遠隔ノードは前記
コンフィギュレーション・レジスタの１つにアクセスす
ることによって前記シリアル・バスの動作をプログラム
できるようになっているシリアル・バス・インタフェー
ス。
【請求項５】請求項１記載のシリアル・バス・インタ
フェースにおいて、前記データ受信器によって受信され
るデータおよび前記データ送信器によって送信されるデ
ータはデータ・パケットであり、該データ・パケットは
前記シリアル・バス上の送信ノードを識別するのに必要
な情報と、該データ・パケットの内容と、データ・パケ
ットを受信するよう指定された遠隔ノードを識別する情
報を含んでいるシリアル・バス・インタフェース。
【請求項６】請求項５記載のシリアル・バス・インタ
フェースにおいて、各データ受信または送信動作に先行
して前記遠隔ノードからの書き込み要求または読み出し
要求のデータ要求があり、該要求は前記受信されたデー
タ・パケット内に含まれており、書き込み要求に関連し
た前記受信データ・パケットは前記少なくとも１つのレ
ジスタに記憶されたそれに関連したデータを含んでい
て、前記ホスト・インタフェースはこの書き込み要求を
認識して前記少なくとも１つのレジスタに記憶された前
記データを前記ホスト・バスに転送し、読み出し要求で
は、前記ホスト・インタフェースはこの読み出し要求を
認識して該データに前記データ送信器を持つ遠隔ノード
への転送のため前記ホスト・システムからアクセスする
シリアル・バス・インタフェース。
【請求項７】請求項６記載のシリアル・バス・インタ
フェースにおいて、前記遠隔ノードからの前記書き込み
要求は前記少なくとも１つのレジスタに記憶のためのア
ドレス情報とデータ情報の両方を含んでおり、前記ホス
ト・インタフェースはアドレス・バスとデータ・バスを
持つ前記ホスト・バスにこれらアドレス情報とデータ情
報の両方を送信するよう動作可能であるシリアル・バス
・インタフェース。
【請求項８】請求項６記載のシリアル・バス・インタ
フェースにおいて、前記遠隔ノードからの前記読み出し
要求は前記少なくとも１つのレジスタに記憶されている
アドレスを含んでおり、前記ホスト・インタフェース
は、読み出し要求を認識するとアドレス・バスとデータ
・バスを持つ前記ホスト・バスに該アドレスを送信する
よう動作可能であり、前記データ送信器による前記遠隔
ノードへの送信のため該データ・バスからデータを取り
出すシリアル・バス・インタフェース。
【請求項９】シリアル・バスとローカル・ノード上の
ホスト・システム間にインタフェースするため、およ
び、遠隔ノードにより前記シリアル・バス上に置かれた
情報を前記シリアル・バスから受信しかつ該受信した情
報を前記ホスト・システムに転送し、また、前記ホスト
・システムから情報を受信しかつ該受信した情報を前記
遠隔ノードによる受信のため前記シリアル・バスに転送
するための方法であって、前記遠隔ノードにより生成さ
れたデータを前記シリアル・バスから受信するステップ
と、データを前記遠隔ノードでの受信のため前記シリア
ル・バスに送信するステップと、少なくとも１つのレジ
スタがそこに受信データを記憶のため前記遠隔ノードに
よりアドレス可能である複数のレジスタを設けるステッ
プを含み、前記受信ステップは読み出し動作の間受信し
たデータを前記少なくとも１つのレジスタに記憶するよ
う動作可能であり、また、前記送信ステップは書き込み
動作の間データを前記シリアル・バスに送信するように
なっており、さらに、前記ホスト・システム上のホスト
・バスに直接インタフェースするためのホスト・バス・
インタフェースが設けられていて、該ホスト・バス・イ
ンタフェースは、前記少なくとも１つのレジスタに記憶
されたデータを、書き込み動作の間、該データが受信さ
れて前記少なくとも１つのレジスタに記憶されるとき、
前記ホスト・バスに転送し、また、読み出し動作の間デ
ータを前記ホスト・バスから取り出すようになっている
方法。
【請求項１０】請求項９記載の方法において、シリア
ル・バス・インタフェースが標準レジスタ空間を含んで
いて、前記少なくとも１つのレジスタは該標準レジスタ
空間の一部を占有している方法。
【請求項１１】請求項９記載の方法において、前記複
数のレジスタのうちの選ばれたレジスタは標準バス・イ
ンタフェース情報の記憶に専用に供されていて、該標準
バス・インタフェース情報に関連付けられた前記複数の
レジスタを遠隔ノードによって直接アドレスしてそこか
ら該情報にアクセスするステップをさらに含み、前記受
信ステップは前記複数のレジスタのうちの１つへのアク
セス要求を認識するよう動作可能であり、前記送信ステ
ップはアドレスされるときその内容を送信するよう動作
可能である方法。
【請求項１２】請求項１１記載の方法において、前記
複数のレジスタのうちの選ばれたレジスタはコンフィギ
ュレーション・レジスタから成っていて、該コンフィギ
ュレーション・レジスタは前記シリアル・バスの動作を
定めるコンフィギュレーション情報のために用いられ、
それにより、遠隔ノードは前記コンフィギュレーション
・レジスタの１つにアクセスすることによって前記シリ
アル・バスの動作をプログラムできるようになっている
方法。
【請求項１３】請求項９記載の方法において、前記受
信ステップで受信されるデータおよび前記送信ステップ
で送信されるデータはデータ・パケットであり、該デー
タ・パケットは前記シリアル・バス上の送信ノードを識
別するのに必要な情報と、該データ・パケットの内容
と、データ・パケットを受信するよう指定された遠隔ノ
ードを識別する情報を含んでいる方法。
【請求項１４】請求項１３記載の方法において、各デ
ータ受信または送信動作に先行して前記遠隔ノードから
の書き込み要求または読み出し要求のデータ要求があ
り、該要求は前記受信されたデータ・パケット内に含ま
れており、書き込み要求に関連した前記受信データ・パ
ケットは前記少なくとも１つのレジスタに記憶されたそ
れに関連したデータを含んでいて、前記ホスト・インタ
フェースはこの書き込み要求を認識して前記少なくとも
１つのレジスタに記憶された前記データを前記ホスト・
バスに転送し、読み出し要求では、前記ホスト・インタ
フェースはこの読み出し要求を認識して該データに前記
送信ステップでの遠隔ノードへの転送のため前記ホスト
・システムからアクセスする方法。
【請求項１５】請求項１４記載の方法において、前記
遠隔ノードからの前記書き込み要求は前記少なくとも１
つのレジスタに記憶のためのアドレス情報とデータ情報
の両方を含んでおり、前記ホスト・インタフェースはア
ドレス・バスとデータ・バスを持つ前記ホスト・バスに
これらアドレス情報とデータ情報の両方を送信するよう
動作可能である方法。
【請求項１６】請求項１４記載の方法において、前記
遠隔ノードからの前記読み出し要求は前記少なくとも１
つのレジスタに記憶されているアドレスを含んでおり、
前記ホスト・インタフェースは、読み出し要求を認識す
るとアドレス・バスとデータ・バスを持つ前記ホスト・
バスに該アドレスを送信するよう動作可能であり、前記
データ送信器による前記遠隔ノードへの送信のため該デ
ータ・バスからデータを取り出す方法。