KR20010070112A

KR20010070112A - Ｉｅｅｅ-1394 직렬 버스 네트워크를 위한 속도 변환기

Info

Publication number: KR20010070112A
Application number: KR1020000057054A
Authority: KR
Inventors: 도몬와타루; 마츠다준이치; 야마자키순타로
Original assignee: 가네코 히사시; 닛폰 덴키(주)
Priority date: 1999-09-29
Filing date: 2000-09-28
Publication date: 2001-07-25
Also published as: JP2001103064A; EP1091523A2; DE60019223T2; US6950408B1; JP3444247B2; EP1091523A3; EP1091523B1; DE60019223D1

Abstract

IEEE-1394 직렬 버스 네트워크를 위한 속도 변환기에서, 제 1 및 제 2 통신 장치 노드는 제 1 및 제 2 버스에 연결된다. 제 1 송수신기 노드는 제 1 버스로부터 제 1 속도로 인바운드 제 1 패킷을 수신하고, 상기 제 1 버스에 상기 제 1 속도로 아웃바운드 제 2 패킷으로서, 제 2 속도로 제 2 송수신기 노드에 의해 상기 제 2 버스로부터 수신된, 인바운드 제 2 패킷을 전송한다. 상기 제 2 송수신기 노드는 상기 제 2 버스에 제 2 속도로 아웃바운드 제 1 패킷으로서 인바운드 제 1 패킷을 전송한다. 헤더 번역 회로는 상기 제 2 통신 노드와 상기 제 1 송수신기 노드 사이의 매핑된 관계에 따라 상기 아웃바운드 제 1 패킷의 목적 식별자로 상기 인바운드 제 1 패킷의 상기 목적 식별자를 번역하고, 상기 아웃바운드 제 2 패킷의 상기 목적 식별자로 상기 인바운드 제 2 패킷의 상기 목적 식별자를 번역한다.

Description

ＩＥＥＥ-1394 직렬 버스 네트워크를 위한 속도 변환기{Speed converter for IEEE-1394 serial bus network}

본 발명은 일반적으로 IEEE-1394 직렬 버스 네트워크 와 특히 IEEE-1394 직렬 버스에 연결되는 노드(nodes) 사이에서 전송되는 패킷(packets)의 속도 변환과 관련되어 있다.

IEEE-1394 직렬 버스 표준은 비동기 전송 모드의 높은 신뢰성 및 등시(isochronous) 전송 모드가 보장된 대역 폭 상의 100 Mbps, 200 Mbps, 400 Mbps의 속도에서 전송하는 고성능 패킷을 지원한다. IEEE-1394 직렬 버스는 디지털 비디오 카메라에 가장 적합하다. IEEE-1394 인터페이스의 고유 특성을 가진 표준화된 디지털 비디오 카메라는 소비자사이에 폭넓은 반응을 받고 있다.

단일 IEEE-1394 직렬 버스 네트워크에서는, 다른 속도에서 데이터 전송이 가능하다. 예를 들어, 100-Mbps 전송은 분리된 케이블 세그먼트(segment) 상의 두 개의 노드 사이에서 진행된다. 고속 노드는 저속 전송기(transfers)를 지원할 때, 동일한 노드는 동시에 저속으로 노드와 통신할 수 있고, 다른 시간에 고속으로 다른노드와 통신할 수 있다.

그러나, 대역 폭을 절약하는 관점에서, 저속 노드의 사용은 주어진 정보량을 전송하는데 필요한 시간이 고속 노드가 같은 양의 정보를 전송하는데 필요한 시간보다 더 길기 때문에 적절한 환경이 아니다. 예를 들어, 비디오 채널이 100 Mbps 등시 모드로 전송된다면, 40 마이크로 초의 시간이 각 125-마이크로 초 사이클동안 요구된다. IEEE-1394 표준이 각 사이클에 대한 등시 전송 가능한 시간의 최대량을 100 마이크로 초라고 명시한 이래, 현재 IEEE-1394 직렬 버스가 지원할 수 있는 비디오 채널의 최대 숫자는 단 2개이다. 그러므로, 단일 IEEE-1394 직렬 버스 네트워크에서 다른 속도 노드의 사용은 다른 사용 가능한 대역 폭 자원의 낭비를 나타낸다.

그러므로 본 발명의 목적은 다른 속도 성능을 가진 노드 사이에서 패킷의 속도를 변환하기 위한 속도 변환기를 제공함으로써 IEEE-1394 직렬 버스의 낭비된 다른 대역 폭 자원을 줄이는 것이다.

도 1은 IEEE-1394 직렬 버스로 전송된 패킷의 속도를 변환하기 위한 본 발명의 제 1 실시 예에 따른 속도 변환기의 블록 다이어그램을 도시한 도면.

도 2는 속도 변환기의 나가는 패킷의 속도를 결정하기 위한 도 1의 속도 설정 스위치(speed setting switches)에 의해 선택된 속도 설정 값의 예를 도시한 도면.

도 3은 사이클 시작 패킷에 동기화된 1차 패킷의 속도 변환을 설명하는데 유용한 간이 IEEE-1394 직렬 버스의 블록 다이어그램을 도시한 도면.

도 4는 들어오는 패킷 및 속도 변환된 나가는 패킷을 설명하기 위한 순서 다이어그램을 도시한 도면.

도 5는 네트워크 노드의 매핑 식별자(mapping identifier)를 위한 매핑 목록(tables)을 설명하는데 유용한 간이 IEEE-1394 직렬 버스 네트워크의 블록 다이어그램을 도시한 도면.

도 6a 및 도 6b는 소스 및 인바운드(source and inbound) 비동기 패킷의 목적 식별자(destination identifier)를 자원 및 아웃바운드(outbound) 비동기 패킷의 목적 식별자로 번역하기 위한 도 5와 연관된 매핑 목록을 도시한 도면.

도 7은 기록 요청 패킷 및 기록 응답 패킷을 사용하여 비동기 데이터 전송의 한 예를 설명하기 위한 순서 다이어그램을 도시한 도면.

도 8a는 각각의 링크 계층 프로세서(link layer processor)에 제공되는 스트림 제어 레지스터의 데이터 포맷(format)을 도시한 도면.

도 8b 및 도 8c는 링크 계층 프로세서에 각각 제공된 스트림 제어 레지스터의 데이터 포맷의 한 예를 도시한 도면.

도 9는 마스터 플러그 레지스터 및 한 링크 계층 프로세서의 플러그 제어 레지스터의 데이터 포맷을 도시한 도면.

도 10은 속도 값을 양쪽 링크 계층 프로세서의 스트림 제어 레지스터로 설정하기 위한 프로세스를 설명하는 흐름 도를 도시한 도면.

도 11은 본 발명의 제 2 실시 예에 따라 속도 변환기의 블록 다이어그램을 도시한 도면.

도 12는 도 11과 연관된 간이 IEEE-1394 직렬 버스 네트워크의 블록 다이어그램을 도시한 도면.

도 13a 및 도 13b는 자원 및 인바운드 비동기 패킷의 목적 식별자를 자원 및 아웃바운드 비동기 패킷의 목적 식별자로 번역하기 위하여 도 12와 연관된 매핑 목록을 도시한 도면.

도 14는 본 발명의 제 3 실시예의 블록 다이어그램을 도시한 도면.

* 도면의 주요 부분에 대한 부호의 간단한 설명 *

101 : 속도 변환기

211 : 송수신기 노드

22 : 물리적 계층 프로세서

32 : 링크 계층 프로세서

42 : 속도 설정 스위치

본 발명의 제 1 관점에 따라, 제 1 및 제 2 IEEE-1394 직렬 버스에 각각 연결된 제 1 통신 노드와 제 2 통신 노드 사이에서 전송된 패킷의 속도를 변환하기 위한 속도 변환기가 제공되는데, 이 속도 변환기는 제 1 버스로부터 제 1 속도에서 인바운드 제 1 패킷을 수신하고, 제 1 버스로 제 1 속도에서 아웃바운드 제 2 패킷으로서 인바운드 제 1 패킷을 전송하기 위한 제 1 송신기 노드, 제 2 버스에 제 2속도에서 아웃바운드 제 1 패킷으로서 인바운드 제 1 패킷을 전송하고, 제 2 버스로부터 제 2 속도로 인바운드 제 2 패킷을 수신하기 위한 제 2 송수신기 노드, 인바운드 제 1 패킷의 목적 식별자(destination identifier)를 제 1 송수신기 노드 와 제 2 통신 노드 사이에서 매핑된 대응(correspondence)에 따른 아웃바운드 제 1 패킷의 목적 식별자로 번역하고, 인바운드 제 2 패킷의 목적 식별자를 아웃바운드 제 2 패킷의 목적 식별자로 번역하기 위한 헤더 번역 회로(header translation circuitry)를 포함한다.

제 2 관점에 따라, 본 발명은 제 1 IEEE-1394 직렬 버스에 연결된 다수의 제 1 통신 노드와 제 2 IEEE-1394 직렬 버스에 연결된 다수의 제 2 통신 노드 사이에서 전송되는 패킷의 속도를 변환하기 위한 속도 변환기를 제공한다. 속도 변환기는, 제 1 버스에 연결된 적어도 하나의 제 1 중계기(repeater) 노드, 적어도 하나의 중계기 노드를 경유하여 제 1 속도에서 제 1 버스로부터 인바운드 제 1 비동기 패킷을 수신하고, 적어도 하나의 중계기 노드를 경유하여 제 1 버스로 제 1 속도에서 아웃바운드 제 2 비동기 패킷으로서 인바운드 제 2 비동기 패킷을 전송하기 위한 제 1 송수신기 노드, 제 1 송수신기 노드 자신 및 적어도 하나의 제 1 중계기 노드를 식별하는 식별자를 가진 제 1 송수신기 노드, 제 2 버스에 연결된 적어도 하나의 제 2 중계기 노드, 적어도 하나의 제 2 중계기 노드를 경유하여 제 2 속도에서 제 2 버스로 아웃바운드 제 1 비동기 패킷으로서 인바운드 제 1 비동기 패킷을 전송하고, 적어도 하나의 제 2 중계기 노드를 경유하여 제 2 속도에서 제 2 버스로부터 인바운드 제 2 비동기 패킷을 수신하고, 적어도 하나의 제 2 중계기 노드를 경유하여 제 2 버스로부터 제 2 속도로 인바운드 제 2 비동기 패킷을 수신하기 위한 제 2 송수신기 노드, 제 2 송수신기 노드 자신 및 적어도 하나의 제 2 중계기 노드를 식별하는 식별자를 갖는 제 2 송수신기 노드, 및 제 1 송수신기 노드에 의해 수신된 인바운드 제 1 비동기 패킷의 목적 식별자를 제 2 통신 노드와 제 1 송수신기 노드와 적어도 하나의 제 1 중계기 노드 사이에 매핑된 관계에 따라 아웃바운드 제 1 비동기 패킷의 목적 식별자로 번역하고, 제 2 송수신기 노드에 의해 수신된 인바운드 제 2 비동기 패킷의 목적 식별자를 제 1 통신 노드와 제 2 송수신기 노드와 적어도 하나의 제 2 중계기 노드 사이에 매핑된 관계에 따라 아웃바운드 제 2 비동기 패킷의 목적 식별자로 번역하기 위한 헤더 번역 회로를 포함한다.

본 발명의 제 3 관점에 따라, 속도 변환기는 다수의 제 1 IEEE-1394 직렬 버스에 각각 연결된 다수의 제 1 통신 노드와 제 2 버스에 연결된 적어도 하나의 제 2 통신 노드사이에서 전송된 패킷의 속도를 변환하기 위해 제공된다. 속도 변환기는 다수의 제 1 버스와 각각 연관된 다수의 속도 변환 유닛을 포함한다. 각각의 속도 변환 유닛은 연관된 제 1 버스로부터 제 1 속도에서 인바운드 제 1 패킷을 수신하고, 연관된 제 1 버스로 제 1 속도에서 아웃바운드 제 2 패킷으로서 인바운드 제 2 패킷을 전송하기 위한 제 1 송수신기 노드, 제 2 버스로 제 2 속도에서 아웃바운드 제 1 패킷으로서 인바운드 제 1 패킷을 전송하고, 제 2 버스로부터 제 2 속도에서 인바운드 제 2 패킷을 수신하기 위한 제 2 송수신기 노드, 및 인바운드 제 1 패킷의 목적 식별자를 연관된 제 1 버스의 제 1 통신 노드와 적어도 하나의 제 2 통신 노드 사이에 매핑된 관계에 따라 아웃바운드 제 1 패킷의 목적 식별자로 번역하고, 인바운드 제 2 패킷의 목적 식별자를 아웃바운드 제 2 패킷의 목적 식별자로 번역하기 위한 헤더 번역 회로를 포함한다.

도 1에서, 본 발명의 제 1 실시 예에 따라 IEEE-1394 직렬 버스 네트워크를 위한 패킷 속도 변환기는 번호(101)에 의해 설계된다. 속도 변환기(101)는 IEEE-1394 직렬 버스(B1 및 B2)에 연결되고 한 쌍의 송수신기 노드(210 및 220)를 포함하는 모듈이다. 도면에 도시되지 않았지만, 등시 자원 관리자(isochronous resource manager)는 채널 번호 및 등시 전송을 위한 버스 대역 폭 할당을 위해 각각의 버스(B1 및 B2)에 연결된다.

송수신기 노드(210)는 버스(B1)에 연결된 물리적 계층 프로세서(LSI)(21), 링크 계층 프로세서(LSI)(31), 희망하는 제 1 속도 값을 링크 계층 프로세서(31)에 설정하기 위한 속도 설정 스위치(41)를 포함한다. 마찬가지로, 송수신기 노드(220)는 버스(B2)에 연결된 물리적 계층 프로세서(22), 링크 계층 프로세서(32), 희망하는 제 2 속도 값을 링크 계층 프로세서(32)에 설정하기 위한 속도 설정 스위치(42)를 갖는다. 물리적 계층 프로세서(21,22) 및 링크 계층 프로세서(31, 32)는 IEEE-1394 표준에 의해 명시된 기능을 제공하도록 설계된다. 부가하여, 각각의 물리적 계층 프로세서 및 연관된 링크 계층 프로세서는 IEEE-1394 표준에 의해 명시된 인터페이스(interface)를 경유하여 연결된다. 속도 설정은 호스트 버스(host bus)(S1)를 경유하여 CPU(11)에 속도 설정 스위치(41 및 42)를 결합하고 CPU(11)로부터 희망하는 속도 값을 각각의 링크 계층 프로세서(31,32)에 설정함으로써 성취될 수 있다는 것을 주목하라.

링크 계층 프로세서(31 및 32)는 호스트 버스(S1)와 연결되고 등시 데이터 경로(S2) 및 동기 화된 등시 패킷의 전송을 위한 동기 신호 경로(S3)에 의해 연결된다. 호스트 버스(S1)는 비동기 패킷을 위한 데이터 경로의 역할을 한다.

각각의 속도 설정 스위치(41,42)는 도 2에 도시된 다수의 속도 설정 값(0,1,2,3,4,5 및 6)을 갖는다. 속도 설정 값(0,1,2,3,4,5 및 6)은 각각의 속도 변환 매개변수(parameter)와 대응한다. 속도 설정 값(0,1, 및 2)에 대하여, 1차 패킷(등시 또는 비동기 중 하나인)의 속도는 100 Mbps, 200 Mbps 및 400 Mbps로 각각 변환된다. 속도 설정 값(3,4 및 5)에 대하여, 동일한 변환 속도 값은 등시 패킷에 사용되지만, 비동기 패킷의 속도는 가능한 최대 값으로 변환된다. 속도 설정 값(6)에 대하여, 속도 변환기는 패킷이 수신될 때와 동일한 속도로 전송되기 위하여 속도 변환을 수행하지 않는다. 링크 계층 프로세서(31 및 32)는 연관된 속도 설정 스위치(41,42)에 의해 설정되는 속도 값에 따라 1차 패킷을 전송한다.

비동기 전송기에 대한 속도 변환을 수행하기 위하여, 속도 변환기는 헤더 번역을 수행한다. 이런 목적으로, 속도 변환기는 모두가 호스트 버스(S1)에 연결된 중앙 처리 장치(central process ing unit)(11), 판독 전용 메모리(read-only memory)(12) 및 랜덤 억세스 메모리(random access memory)(13)를 더 포함한다. 패킷 헤더 번역을 얻기 위하여, CPU(11)는 판독 전용 메모리(12)에 저장된 본 발명의 프로그램된 명령들을 실행한다. 이하 설명되듯이, RAM(13)은 구(old) 목적 식별자와 신(new) 목적 식별자 사이의 관계를 정의하는 매핑 목록을 유지한다. 예를 들어, 제 1 속도로 버스(B1)로부터 전송된 비동기 패킷은 송수신기 노드(210)에 의해 수신되고, RAM(13)에 임시로 저장된다. 이 매핑 목록은 소스 및 저장된 패킷 헤더에 포함된 목적 식별자를 노드(220)의 식별자 및 버스(B2)에 연결된 목적 노드로 번역하기 위하여 CPU(11)에 의하여 사용된다. 이어서 헤더 번역된 패킷은 송수신기 노드(220)로부터 제 2 속도로 버스(B2)에 전송된다.

부가하여, 비동기 패킷의 속도 변환을 위하여, 전송된 고속 패킷의 유료부하 크기(payload size)가 저속 패킷의 최대 유료부하 크기를 넘으면 CPU(11)는 고속 패킷을 일련의 저속 패킷으로 분할(segmenting)하는 기능을 가지는데, 100 Mbps 패킷의 최대 유료부하 크기가 512 바이트인 반면 400-Mbps 패킷의 최대 유료부하 크기는 2048 바이트이기 때문이다.

다른 한편, 채널 번호 번역은 목표 노드(target node)가 노드 식별자 대신 채널 번호에 의해 식별되기 때문에 등시(스트림) 전송으로 수행된다. 이런 이유로, 송수신기 노드(210 및 220)는 등시 전송이 시작되기 전에 다른 채널번호로 각각 설정된다. 뒤에서 상세하게 설명하듯이, 예를 들어, 자신의 헤더를 포함하는 채널 번호가 노드(210)로 설정된 채널 번호로 번역되고 이어서 제 2 속도로 버스(B2)에 전송될 때, 버스(B2)로 전송되는 스트림 패킷(stream packet)은 노드(220)에 의해 수신되고 등시 데이터 경로(S3)를 통해 노드(210)로 통과된다.

본 발명의 속도 변환기는 연관된 버스로 전달되는 모든 형태(types)의 패킷에 대한 전송 동작을 수행하지 못한다는 것을 주목하라. 예를 들어, 물리 계층과 버스상의 모든 승인(acknowledgement) 패킷 사이에 전송되는 모든 PHY 패킷은 전송되지 않는다. 속도 변환기를 통해 전송되는 패킷의 형태는 비동기 패킷 및 대개 1차 패킷의 카테고리로 분류되는 스트림 패킷이다.

다른 속도의 두 장치가 도 3에 도시된 400-Mbps 통신 노드(230) 및 100-Mbps 통신 노드(240)에 의해 나타나는 버스(B1 및 B2)에 연결된다면, 사이클 시작 패킷(cycle start packet)(PS1)은 버스(B1)로 보내지고, 도 4에 도시된 것과 같이, 사이클 시작 패킷(PS1)으로 동기 화된 사이클 시작 패킷(PS2)은 버스(B2)로 보내진다. 400-Mbps 1차 패킷(PA1)이 사이클 시작 패킷(PS1-1) 다음에 즉시 노드(230)로부터 버스(B1)를 통해 보내지면, 패킷은 100-Mbps 1차 패킷(PA2)으로 번역되고 사이클 시작 패킷(PS2-2) 다음에 즉시 노드(240)로부터 버스(B2)를 통해 전송된다. 마찬가지로, 100-Mbps 1차 패킷(PB1)이 사이클 시작 패킷(PS2-3) 다음에 즉시 노드(240)로부터 버스를 통해 전송되면, 패킷은 400-Mbps 1차 패킷(PB2)으로 번역되고, 사이클 시작 패킷(PS1-4) 다음에 즉시 버스(B1)로 전송된다. 이런 방법으로, 속도 변환기는 다른 고속 패킷이 버스의 효과적인 이용을 얻기 위해 버스(B1)로 다중 송신(multiplex)되는 것을 허가한다. 보다 명확하게, 100-Mbps 표준 디지털 비디오 신호는 IEEE-1394 직렬 버스로 통과하는데 사이클당 약 40 마이크로 초(microseconds)를 필요로 하기 때문에 현 시스템은 동시 전송을 위해 단 2개의 채널만을 지원할 수 있다. 그러므로, 본 발명의 속도 변환기는 속도를 400 Mbps로 변환함으로써 100-Mbps 디지털 비디오 신호의 8 채널을 지원할 수 있다.

네트워크의 모든 노드는 16 비트 버스 ID 및 물리적 ID로 구성된 노드 식별자에 의해 식별된다. 본 발명의 속도 변환기는 단일 버스 식별자로 할당된 현존 버스(existing bus)에 연결되기 때문에, 버스(B1 및 B2)는 동일 버스 식별자, 예를들어 "3FF_h",가 할당된 것으로 생각된다. 그러므로, 본 발명에서, 물리적 ID는 네트워크의 각 노드의 노드 ID를 나타내는데 사용될 수 있다. 비동기 트랜잭션(transactions)에 대하여, 패킷은 보내는 노드로부터 소스 주소 필드(source address field)의 자신의 노드 ID 및 목적 주소 필드(address field)에서 목적 노드의 노드 ID를 포함한다.

위에서 설명된 것과 같이, 매핑 목록은 인바운드 비동기 패킷의 헤더를 아웃바운드 비동기 패킷의 헤더로 번역하기 위하여 랜덤 억세스 메모리(13)에서 정의된다. 도 5에서 도시된 것과 같이, 세 개의 통신 노드(231, 232, 233)는 버스(B1)에 연결되고 단일 통신 노드(241)는 버스(B2)에 연결된다. 버스(B1)상의 통신 노드(231,232 및 233)는 물리적 ID "2","1" 및 "0"에 각각 할당되고, 버스(B2)상의 통신 노드(241)는 물리적 ID "0"에 할당된다고 가정하자. 또한, 속도 변환기의 송수신기 노드(210 및 220)는 물리적 ID "3" 및 "1"에 각각 할당된다고 가정된다.

도 5에 도시된 직렬 버스 네트워크에서, 2개의 매핑 목록(도 6a에 도시된 매핑 목록(61), 및 도 6b에 도시된 매핑 목록(62))은 정의된다. 매핑 목록(61)에서, 버스(B1)의 측면상의 송수신기 노드(210)의 물리적 ID(= 3)는 버스(B2)상의 통신 노드(241)의 물리적 ID(= 0)에 매핑 된다. 매핑 목록(62)에서, 버스(B2)의 측면상의 송수신기 노드(220)의 물리적 ID(= 1)는 버스(B1)상의 통신 노드(231, 232 및 233)의 물리적 ID(= 2, 1 및 0)에 매핑 된다.

통신노드(231,232 및 233)의 하나로부터 통신 노드(241)에 전송되는 비동기 패킷의 헤더를 번역할 때, CPU(11)는 매핑 목록(616)을 사용한다. CPU(11)는 통신노드(241)로부터 통신 노드(231,232 및 233)의 어느 하나로 전송되는 비동기 패킷에 대한 헤더 번역을 수행하기 위하여 매핑 목록(62)을 억세스 한다.

도 7은 속도 설정 스위치(41 및 42)가 "2"(= 400 Mbps) 및 "0"(= 100Mbps)(= 400 Mbps)으로 각각 설정될 때 통신 노드(231)와 통신 노드(241)사이의 비동기 트랜잭션의 순서 도이다. 단계(SP1)에서, 노드(231)는 소스 노드(231)의 물리적 ID(= 2) 및 송수신기 노드(210)의 물리적 ID(= 3)로 각각 설정된 소스 및 목적 필드와 함께 400 Mbps의 속도로 기록 요청 패킷(write request packet)을 전송한다. 노드(210)는 ack_pending 패킷(단계 SP2)과 함께 기록 요청 패킷에 응답한다. 노드 210에 의해 수신된 기록 요청 패킷은 RAM(13)에 저장된다. 단계(SP3)에서, CPU(11)는 선정된 원칙상 송수신기 노드(220)의 물리적 ID(= 1)로 패킷의 소스 필드를 변환하고, 참조된 매핑 목록에 따라 노드(241)의 물리적 ID(= 0)로 목적 필드를 변환하는 매핑 목록(61)(도 6a)을 참조함으로써 헤더 번역 처리를 수행한다. 이어서, CPU(11)는 유일한 트랜잭션 라벨(label)을 가진 기록 트랜잭션을 식별하고, 구 소스(old source) 및 목적 ID를 RAM(13)에서 신 소스(new source) 및 목적 ID로 매핑 함으로써 헤더 매핑 처리를 제공한다. CPU(11)는 번역된 소스 및 목적 ID 및 트랜잭션 라벨을 포함하는 새로운 헤더와 함께 기록 요청 패킷을 공식화하고, 링크 계층 프로세서(32)로 패킷을 전송한다. 전송 속도가 "0"과 같게 설정된 것을 인식하면, 링크 계층 프로세서(32)는 패킷을 100 Mbps로 버스(B2)를 향해 전송한다(단계 SP4).

버스(B2)로부터 기록 요청 패킷을 수신하면, 통신 노드(241)는 노드(220)에ack_pending 패킷을 돌려준다(단계 SP5). 이어서, 노드(241)는 트랜잭션 라벨 및 각각, 자신의 노드(241)의 물리적 ID(= 0)와 송수신기 노드(220)의 물리적 ID(= 1)로 설정된 소스 필드 및 목적 필드를 포함하는 헤더와 함께 기록 응답 패킷을 공식화하고, 100 Mbps(단계 SP6)로 버스(B2)를 통해 패킷을 전송한다. 기록 응답 패킷은 노드(241)로 ack_complete 패킷을 돌려주는 송수신기 노드(220)에 의해 수신된다(단계 SP7).

노드(241)로부터의 기록 응답 패킷은 노드(220)에 의해 수신되고 RAM(13)에 저장된다. CPU(11)는 트랜잭션 라벨과, RAM에 저장된 것과 함께 기록 응답 패킷에 포함된 소스 ID 및 목적 ID를 비교함으로써 RAM(13)을 검사하고, 노드(210)가 이전에 노드(231)로부터 수신했던 기록 요청 패킷에 응답하여 노드(220)가 상응하는 기록 응답 패킷을 노드(241)로부터 수신했음을 인식한다.

헤더 트랜잭션 처리는 패킷 헤더의 소스 필드 및 목적 필드의 내용을 노드(210)의 물리적 ID(= 3) 및 노드(231)의 물리적 ID(= 2)로 각각 교체함으로써 진행한다. 헤더 번역된 기록 응답 패킷은 RAM(13) 밖에서 읽히고 노드(210)의 링크 계층 프로세서(31)로 통과된다(단계 SP8). 전송 속도는 "3"과 같게 설정되기 때문에, 링크 계층 프로세서(31)는 400 Mbps로 버스(B1)를 향해 헤더 번역된 기록 응답 패킷을 전송한다(단계 SP9). 노드(231)는 이 패킷을 수신하고 노드(210)로 ack_complete 패킷을 돌려준다(단계 SP10).

통신 노드(241)가 트랜잭션을 시작하면, 속도 변환기(101)는 매핑 목록(62)(도 6B)이 매핑 목록(61) 대신에 사용되는 것을 제외하고 위에서 설명된 것과 동일한 방법으로 진행한다.

시장에서 현재 사용가능한 대부분의 저속 노드는 요청 노드로 동일한 버스에 연결된 등시 자원 관리자에게만 트랜잭션 요청을 내기 때문에, 하나의 매핑 목록 규정만으로 그러한 노드에 충분하다. 위 예에서, 통신 노드(241)는 저속 노드이다. 노드(241)가 버스(B2)에 연결된 등시 자원 관리자에게만 트랜잭션 요청을 내는 형태의 노드라면, 매핑 목록(62)은 요구되지 않는다.

스트림 패킷 전송에서, 각각의 링크 계층 프로세서(31 및 32)는 도 8a에서 그 포맷(format)이 도시된 32비트 스트림 제어 레지스터(SCR)를 갖는다. 스트림 제어 레지스터는 7개의 필드로 분할된다. 2비트 제 1 필드는 스트림 패킷이 버스로 전송되는지 또는 버스로부터 수신되는지를 지시하는데 사용되는 "송/수신" 필드이다. 특히, 송/수신 필드에서 10진 "1" 및 "2"는 각각 수신 및 송신을 지시한다. 6비트 제 2 "채널" 필드는 특히 스트림 패킷에 등시 자원 관리자에 의해 할당된 채널 번호를 명기하는데 사용된다. 1비트 "i" 필드에서 "1" 또는 "0"은 각각 스트림 패킷이 등시 스트림 패킷 또는 비동기 스트림 패킷임을 지시한다. 3비트 "속도" 필드는 100, 200 및 400 Mbps의 속도를 각각 지시하는 10진 "0", "1" 및 "2"를 가지고, 스트림 패킷의 전송 속도를 지시한다. 4비트 "오버헤드(overhead)" 필드 및 14비트 "유료부하" 필드는 스트림 패킷의 전송에 필요한 대역 폭(bandwidth)을 명기하는데 사용된다. 2비트 "예약" 필드는 향후 사용을 위해 예약된 필드이다.

송수신기 노드(210)는 400 Mbps 등시 스트림 패킷을 버스(B1)로 전송하고, 채널 번호 "3" 및 "63"은 각각 노드(210 및 220)로 할당된다. 링크 계층프로세서(31 및 32)의 스트림 제어 레지스터는 도 8B 및 도 8C에 도시된 것과 같이 설정된다. 특히, 10진법에서, "2" 및 "1"은 링크 계층 프로세서(31 및 32)의 송/수신 필드에서 설정되고, "3" 및 "63"은 각각의 채널 필드에서 설정된다. "2" 및 "0"은 각각의 속도 필드에서 설정되고, "1"은 "i" 필드에서 설정된다. 임시 값(arbitrary values)은 오버헤드 및 유료부하 필드에서 설정되어 보여진다.

설명된 예에서, 버스(B2)로부터 인바운드 등시 스트림 패킷의 채널 번호 "63"은 버스(B1)로 전송하기 위하여 아웃바운드 등시 스트림 패킷을 위한 채널 번호 "3"으로 번역된다. 다른 채널 번호를 각각의 링크 계층 프로세서의 SCR의 채널 필드로 설정하는 처리는 뒤에 논의될 것이다.

본 발명의 실용적인 면에서, 송수신기 노드(210)는 IEC-61883 표준에 따라 정의된 플러그 레지스터와 함께 제공된다. 플러그 제어 레지스터에 설정된 매개변수에 기초하여, 링크 계층 프로세서(31)의 스트림 제어 레지스터 설정은 결정된다.

특히, 도 9a에서 도 9d까지 도시된 것과 같이, 32비트 레지스터는 출력 마스터 플러그 레지스터(oMPR), 출력 플러그 제어 레지스터(oPCR), 입력 마스터 플러그 레지스터(iMPR), 및 입력 플러그 제어 레지스터(iPCR)의 4가지 형태로 제공된다. oMPR 및 oPCR은 등시 패킷의 전송을 위한 링크 계층 프로세서(31)의 SCR을 설정하는데 사용되고 iMPR 및 iPCR은 등시 패킷의 수신에 대한 SCR을 설정하는데 사용된다. 각각의 MPR 및 iPCR은 6개의 필드로 분할되고 oPCR은 8개의 필드로 분할된다. 송수신기 노드(210)에서 상기 MPR 및 PCR 레지스터의 초기 값은 예를 들어, 양 MPR의 통신 속도 성능 필드(data rate capability fields) 및 oPCR의 통신 속도 필드가 스위치(41)의 속도 설정 값과 같게 설정되는 것을 제외하고 통신 노드(231)의 응답 레지스터에서 매개변수와 같게 설정된다. 도 8b 및 도 8c의 설명된 예에서, 노드(210)의 상기 통신 속도 성능 및 통신 속도 필드는 400 Mbps의 속도 값과 같게 설정된다.

동작에서, 송수신기 노드(211)는 등시 패킷의 전송을 지시하는 값이 oMPR에 설정될 때 버스(B2)로부터 온 등시 패킷에 포함된 제 1 채널 번호를 oPCR의 채널 번호로 설정된 제 2 채널 번호로 번역한다. 송수신기 노드(211)는 등시 패킷의 수신을 지시하는 값이 iPCR에 설정될 때 버스(B2)로부터 온 등시 패킷에 포함된 제 2 채널 번호를 버스(B2)로부터 수신된 등시 패킷에 포함된 제 1 채널 번호로 번역한다.

IEEE-1394 표준에 따라, 네트워크의 각 노드는 노드의 성능(capability) 및 기능이 저장된 구성(configuration) ROM을 구성한다. 통신 노드(231)가, 노드(210)의 가능한 기능을 알기 위해 비동기 전송에 연결되어 위에 설명된 것으로서 방법으로 노드(210)에 판독 요청 패킷을 전송함으로써 등시 트랜잭션을 시작한다는 것을 가정하라. 노드(231)로부터의 판독 요청 패킷에 응답하여, 송수신기 노드(210)는 노드(210)의 기능을 판독하는 자신의 구성 ROM을 억세스 한다. 헤더 번역 후, 구성 ROM으로부터의 데이터 판독은 판독 요청 패킷의 유료부하 필드로 설정되고, 이 헤더 번역된 패킷은 노드(220)로부터 노드(241)로 전송된다. 응답하여, 노드(241)는 그 내용(contents)을 판독하는 자신의 구성 ROM을 억세스 하고, 노드(241)의 구성 ROM의 내용을 포함하는 판독 응답 패킷을 되돌려준다. 헤더 번역 후에, 노드(210)는 거꾸로 요청 노드(231)에 판독 응답 패킷을 전송한다. 노드(231)는 판독 응답 패킷의 내용을 검사하고 요청 노드에 의해 희망되는 성능을 제공할 수 있는 목표 노드를 결정한다. 바로 위에서 설명된 구성 ROM이 각각의 버스(B1 및 B2)의 주소 공간으로 정의된 "FFFF F000 0400"에서 "FFFF F000 07FC"까지의 주소 공간에 바람직하다는 것을 주목하라.

목표 노드를 결정한 후, 다른 채널 번호는 도 10에 도시된 흐름 도에 따라 링크 계층 프로세서(31 및 32)의 스트림 제어 레지스터에 설정된다.

단계 301에서, 노드(231)는 버스(B1)에 연결된 등시 자원 관리자로부터 채널 번호(즉, "3")를 획득한다. 노드(231)는 획득한 채널 번호를 oPCR의 채널 번호 필드로 설정하고, "1"을 oPCR의 2지점간 연결 카운터 필드(point-to-point connection counter field)로 설정함으로써 노드(210)에 잠금 트랜잭션(lock transaction)을 시작한다(단계 302). 단계 303에서, 노드(210)는 송/수신 필드 및 값("2" 및 "3")을 가진 자신의 스트림 제어 레지스터의 채널 필드를 각각 설정한다. 그러므로, 노드(210)는 노드(231)에 채널 번호 "3"의 스트림 패킷을 전송하기 위한 전송 모드로 설정된다. 단계 304에서, 노드(220)는 자신의 스트림 제어 레지스터의 송/수신 필드에 값(1)을 설정하고 그 채널 필드에 디폴트값(default value) "63"을 설정한다. 설정되는 노드(210 및 220)의 스트림 제어 레지스터를 가지고, 등시 전송은 노드(241)로부터 노드(231)까지 시작한다. 이 등시 전송에서, 노드(241)로부터의 스트림 패킷은 100 Mbps로 송수신기 노드(220)에 의해 수신되고, 패킷의 채널 번호가 값("63")으로부터 노드의 스트림 제어 레지스터에설정된 값("3")으로 번역되고, SCR의 속도 필드에 설정된 속도 값에 따라 400 Mbps로 전송되는 등시 데이터 경로(S1)를 통해 전송된다.

등시 전송을 위해, 버스(B1)와 버스(B2)사이에서 다른 상태로 발생하는 주파수 차이는 버스(B2)의 클록 시간(clock timing)을 버스(B1)의 클록 시간으로 동기화 함으로써 최소화된다. 이 동기화는 사이클 마스터(cycle master)의 역할을 수행하는 노드(220)를 제작함으로써 이루어진다.

도 11은 본 발명의 제 2 실시 예를 설명한다. 본 실시예의 속도 변환기(102)는 물리적 계층 프로세서(21)와 버스(B1)사이에 직렬로 연결된(데이지 체인(daisy-chained)된) 물리적 계층 프로세서(22 및 24)와 물리적 계층 프로세서(22)와 버스(B2)사이에 직렬로 연결된 물리적 계층 프로세서(25)를 더 포함한다.

송수신기 노드(211)로서의 링크 계층 프로세서(31) 와 물리적 계층 프로세서(21) 기능 및 송수신기 노드(221)로서의 링크 계층 프로세서(32)와 물리적 계층 프로세서(22) 기능으로서 앞의 실시 예와 유사하게, 물리적 계층 프로세서(23, 24 및 25)의 중계기로서의 모든 기능 때문에, 그것들은 중계기 노드(212, 213 및 222)로 각각 설계된다. 게다가, 송수신기 노드(211 및 221) 각각은 소프트웨어 구현된 트랜잭션 계층으로 이루어진다. 네트워크의 모든 노드는 물리적 ID에 의해 식별된다.

도 12에 도시된 바와 같이, 통신 노드(311 및 312)는 버스(B1)에 연결되고, 통신 노드(321, 322 및 323)는 버스(B2)에 연결된다. 설명하자면, 노드(311 및321)는 200 Mbps의 전송 속도를 가진 디지털 비디오 카메라로 가정되는 반면, 다른 노드는 400 Mbps로 동작할수 있는 개인용 컴퓨터이다.

송수신기 노드(211)의 링크 계층 프로세서(31)가 자신의 물리적 ID뿐만 아니라 중계기 노드(212 및 213)의 물리적 ID도 포함하는 버스(B1)로부터 비동기 패킷을 수신할 수 있다는 것을 주목하라. 마찬가지로, 송수신기 노드(221)의 링크 계층 프로세서(32)는 자신의 물리적 ID뿐만 아니라 중계기 노드(222)의 물리적 ID까지도 포함하는 버스(B2)로부터 비동기 패킷을 수신할 수 있다. 각각의 송수신기 노드(211 및 221)로부터의 비동기 패킷 전송 속도는 이용 가능한 최대 값으로 설정되고, 스트림 패킷의 전송 속도는 400 Mbps로 설정된다.

도 13A 및 도 13B는 RAM(13)에 정의된 2개의 매핑 목록(71 및 72)을 도시한다. 매핑 목록(71)에서, 송수신기 노드(211) 및 중계기 노드(212, 213)는 버스(B2)상의 통신 노드(321,322 및 323)에 각각 매핑 된다.

예를 들어, 송수신기 노드(211)가 버스(B1)상의 통신 노드(312)로부터 구성 ROM 판독 요청 패킷을 수신한다면, 모든 통신 노드의 구성 ROM 데이터는 RAM(13)에 저장된다. 노드(312)로부터의 판독 요청에 응답하여, 송수신기 노드(211)는 RAM(13)으로부터 송수신기 노드(211)에 대응하는 노드로서, 매핑 목록(71)에 정의된 버스(B2)상의 통신 노드(321)의 구성 ROM 데이터를 판독하고, 판독 구성 ROM 데이터를 포함하는 판독 응답 패킷을 되돌려준다. 그러므로, 노드(221 및 222) 대신에, 버스(B2)상의 통신 노드(321, 322, 323)는 버스(B2)상의 모든 통신 노드로부터 "가시적(visible)"이다.

버스(B1)상의 컴퓨터 노드(312)가 버스(B1)상의 다른 노드에 구성 ROM 판독 요청 트랜잭션을 수행하면, 상기 컴퓨터 노드(312)는 노드(311 및 211)를 디지털 비디오 카메라로 인식할 것이다. 마찬가지로, 버스(B2)상의 컴퓨터 노드(322 및 323)가 버스(B2)상의 다른 노드에 구성 ROM 판독 요청 트랜잭션을 수행하면, 상기 컴퓨터 노드(322 및 323)는 노드(321 및 221)를 디지털 비디오 카메라로 인식할 것이다.

구성 ROM 요청 트랜잭션에 이어서, 버스(B1)상의 컴퓨터 노드(312)는 송수신기 노드(211)에 비동기 요청 패킷을 보낸다. 특히, 컴퓨터 노드(312)는 할당된 채널 번호 및 참조 주소 값으로부터 "60C_h"에 의해 오프셋(offset)된 장소의 레지스터 상에 기록 트랜잭션을 수행함으로써 설정 속도를 명시하고 오프셋 값이 "614_h"인 레지스터 상에 기록 트랜잭션을 수행함으로써 데이터 전송을 시작한다. 참조 주소 값은 노드(312)의 구성 ROM의 종속 디렉토리 장치(unit dependent directory) 상에 기록되는 것을 주목하라.

송수신기 노드(211)는, 기록 요청 패킷을 수신하면서, RAM(13)에 패킷을 저장한다. CPU(11)는 매핑 목록(71)에 따라 노드(321)의 물리적 ID를 가진 요청 패킷(노드(211)의 물리적 ID를 포함하는)의 목적 필드를 재기록하고, 매핑 목록(72)에 따라 노드(222)의 물리적 ID를 가진 소스 필드(노드(312)의 물리적 ID를 포함하는)를 재기록 함으로써 헤더 번역을 수행한다.

헤더 번역된 기록 요청 패킷은 이어서 RAM(13)으로부터 송수신기 노드(221)로 전송되고, 이어서 200 Mbps의 최대 속도로 중계기 노드(222)를 경유하여 디지털 비디오 카메라(321)로 전송된다.

디지털 비디오 카메라(321)는 중계기 노드(222)를 경유하여 송수신기 노드(221)에 의해 수신되고, 헤더 번역을 위해 RAM(13)에 저장된 기록 응답 패킷을 가지고 기록 요청 패킷에 응답한다. CPU(11)는 매핑 목록(72)에 따라 노드(312)의 물리적 ID를 가지고 응답 패킷의 목적 필드(노드(222)의 물리적 ID를 포함한)를 재기록하고, 매핑 목록(71)에 따라 노드(211)의 물리적 ID를 가지고 소스 필드(노드(321)의 물리적 ID를 포함한)를 재기록 함으로써 헤더 번역을 수행한다. 헤더 번역된 기록 응답 패킷은 RAM(13)으로부터 송수신기 노드(211)로 전송되고, 이어서 노드(211)와 노드(312) 사이에서 최대 전송 속도인 400 Mbps로 컴퓨터 노드(312)로 전송된다.

기록 트랜잭션이 성공적일 때, 속도 변환기(102)는 디지털 비디오 카메라로부터 등시 패킷이 송수신기 노드(211)를 통해 400 Mbps로 버스(B1) 상에 전송될 수 있게 각각의 링크 계층 프로세서(31, 32)의 스트림 제어 레지스터를 설정하도록 진행한다.

IEEE-1394 직렬 버스 네트워크에서, 버스 리셋(reset)은, 모든 노드를 그 초기화 상태로 강제하는 다양한 환경(circumstance)하에서 시작되고, 그 때문에 구성 처리(configuration process)를 시작한다. 양호하게, 송수신기 노드(221)는 버스 리셋에 기인된 데이터 전송의 중단(interruption)을 최소화하는 버스 리셋 회복 특성과 함께 제공된다. 버스 리셋이 디지털 비디오 카메라(321)로부터 송수신기 노드(221)로 데이터 전송 동안에 버스(B2)상에 발생한다면, 후자는 이 상태를 감지하고 그 스트림 제어 레지스터의 송/수신 상태를 리셋(resetting)함으로써 비디오 카메라(321)가 등시 전송을 재시작 할 수 있도록 오프셋 주소 값("614_h")의 레지스터 상에 기록 트랜잭션을 수행한다.

랜덤 억세스 메모리(13)내로 네트워크의 모든 통신 노드의 구성 ROM 데이터의 저장에 앞서, 구성 데이터의 버스 인포 블록(Bus_Info_Block)의 하위 64 비트 및 노드 유니크 ID 잎(Node_Unique_Id leaf)의 하위 64 비트는 EUI-64 값(Extended Unique Identifier, 64 비트)으로 양호하게 재기록 되고 모듈 벤더 id 엔트리(module_vendor_id_entry)의 모듈 벤더 id 필드는 속도 변환기(102)의 제작자를 지시하는 동료 ID(company ID)로 재기록 된다. EUI-64는, 24 비트 제작자의 식별자 및 40 비트 칩 식별자로 구성되는, 일반적 포맷(format) 구성 ROM과 함께 제공되는 네트워크의 모든 노드에 유일하게 할당된 식별자이다.

구성 ROM 기록 요청 패킷이 속도 변환기(102)의 주어진 송수신기 노드 상에 표명될 때, 재기록된 구성 데이터는 RAM(13)으로부터 판독되고, 유일한 장치 기능(device function)은 매핑 목록에서 주어진 송수신기 노드에 대응하는 노드와 동일한 구성요소(entity)인 것처럼 나타나게 할 수 있다. 부가하여, 구성 ROM 데이터의 재기록은 디지털 비디오 제어기(controllers)의 명세서를 바꿀 필요성을 제거한다.

보다 명확하게, 송수신기 노드(211)가 버스(B1)로부터 구성 ROM 판독 요청 패킷을 수신한다면, 그것은 수신된 판독 요청 패킷에 포함된 목적 식별자에 대응하는 구성 ROM 데이터를 메모리(13)로부터 판독하고, 버스(B1)에 판독 구성 ROM 데이터를 포함하는 판독 응답 패킷을 전송한다. 송수신기 노드(221)가 버스(B2)로부터 구성 ROM 판독 요청 패킷을 수신한다면, 그것은 수신된 판독 요청 패킷에 포함된 목적 식별자에 대응하는 구성 ROM 데이터를 메모리(13)로부터 판독하고, 제 2 버스에 판독 구성 ROM 데이터를 포함하는 판독 응답 패킷을 전송한다.

본 발명의 제 3 실시 예는 도 1의 그것과 동일한 구성의 속도 변환기(101A, 101B 및 101C)가 단일 속도 변환기(103)에 통합된 도 14에 도시된다. 상기 속도 변환기는 다른 속도 값으로 설정된다. 속도 변환기(101A, 101B, 101C)의 송수신기 노드는 각각 버스(B1-1, B1-2 및 B1-3)에 연결되고, 상기 속도 변환기의 송수신기 노드(220)는 버스(B2)에 직렬로 연결된다. 고속 통신 노드(401, 402 및 403)는 버스(B1-1, B1-2, B1-3)에 각각 연결되고, 저속 통신 노드(404 및 405)는 버스(B2)에 연결된다. 제 1 실시 예와 유사하게, 모든 송수신기 노드(220)는 통신노드(404 및 405)에 의해 마치 고속 통신 노드(401, 402 및 403)인 것처럼 인식된다. 이런 방법으로, 데이터 전송은 다른 속도로 제공될 수 있다.

위에 설명된 것과 같이, IEEE-1394 직렬 버스 네트워크를 위한 속도 변환기에서, 제 1 송수신기 노드는 버스 상의 저속 통신 노드를 나타내고, 다른 버스상의 고속 통신 노드와 데이터 전송을 수행한다. 그리고, 제 2 송수신기는 고속 통신 노드를 나타내고, 저속 통신 노드와 데이터 전송을 수행한다. 고속 장치는, 본 발명의 속도 변환기를 통해 저속 장치와 통신할 때, 그 전송 속도를 유지할 수 있고, 실질적인 자원 절약은 IEEE-1394 직렬 버스를 위해 성취된다. 실험은 세 개이상의디지털 비디오 채널이 동일한 IEEE-1394 직렬 버스 상으로 성공적으로 전송되는 것을 보여준다.

위에 설명된 것과 같이, IEEE-1394 직렬 버스 네트워크를 위한 속도 변환기에서, 제 1 송수신기 노드는 버스 상의 저속 통신 노드를 나타내고, 다른 버스상의 고속 통신 노드와 데이터 전송을 수행한다. 그리고, 제 2 송수신기는 고속 통신 노드를 나타내고, 저속 통신 노드와 데이터 전송을 수행한다. 고속 장치는 본 발명의 속도 변환기를 통해 저속 장치와 통신할 때 그 전송 속도를 유지할 수 있고, 실질적인 자원 절약은 IEEE-1394 직렬 버스를 위해 성취된다. 실험은 세 개이상의 디지털 비디오 채널이 동일한 IEEE-1394 직렬 버스 상으로 성공적으로 전송되는 것을 보여준다.

Claims

제 1 및 제 2 IEEE-1394 직렬 버스(B1, B2)에 각각 연결된 제 1 과 제 2 통신 노드(231, 241) 사이에서 전송된 패킷의 속도를 변환하기 위한 속도 변환기에 있어서,

제 1 버스로부터 제 1 속도로 인바운드 제 1 패킷을 수신하고, 제 1 버스에 제 1 속도로 아웃바운드 제 2 패킷으로서 인바운드 제 2 패킷을 전송하기 위한 제 1 송수신기 노드(210);

아웃바운드 제 1 패킷으로서 상기 인바운드 제 1 패킷을 제 2 버스에 제 2 속도로 전송하고, 제 2 버스로부터 제 2 속도로 상기 인바운드 제 2 패킷을 수신하기 위한 제 2 송수신기 노드(220); 및

상기 인바운드 제 1 패킷의 목적 식별자를 제 1 송수신기 노드(210)와 제 2 통신 노드(241) 사이의 매핑된 관계에 따라 상기 아웃바운드 제 1 패킷의 목적 식별자로 번역하고, 상기 인바운드 제 2 패킷의 목적 식별자를 상기 아웃바운드 제 2 패킷의 목적 식별자로 번역하기 위한 헤더 번역 회로(header translation circuitry)(11, 12, 13)를 포함하는 속도 변환기.
제 1항에 있어서, 상기 제 1 송수신기 노드(210)는,

상기 제 1 버스에 연결된 제 1 물리적 계층 프로세서(21);

상기 제 1 물리적 계층 프로세서(21)에 연결된 제 1 링크 계층프로세서(31); 및

상기 제 1 속도를 나타내는 값을 상기 제 1 링크 계층 프로세서(31)에 설정하기 위한 제 1 속도 설정 방법(41)을 포함하고,

상기 제 2 송수신기 노드(220)는,

상기 제 2 버스에 연결된 제 2 물리적 계층 프로세서(22);

상기 제 2 물리적 계층 프로세서에 연결된 제 2 링크 계층 프로세서(32); 및

상기 제 2 속도를 나타내는 값을 상기 제 2 링크 계층 프로세서(32)에 설정하기 위한 제 2 속도 설정 방법(42)을 포함하고,

상기 헤더 번역 회로는,

상기 제 1 송수신기 노드(210)를 상기 제 2 통신 노드(241)로 매핑하기 위한 식별자를 저장하기 위한 메모리(13); 및

트랜잭션이 상기 제 1 버스로부터 시작될 때, 상기 메모리에 저장된 상기 식별자에 따라 패킷의 목적 식별자를 재기록하고, 그로부터 패킷을 수신하기 위한 상기 제 1 및 제 2 링크 계층 프로세서(31, 32)에 연결된 제어 회로(11, 12)를 포함하는 속도 변환기.
제 1항에 있어서, 상기 메모리는 상기 제 2 송수신기 노드(220)를 상기 제 1 통신 노드(231)에 매핑하기 위한 식별자를 저장하고,

상기 제어 회로(11, 12)는, 상기 송수신기 노드(220)로부터 패킷을 수신하고, 트랜잭션이 상기 제 2 버스로부터 시작될 때 상기 메모리에 저장된 식별자에 따라 상기 패킷의 목적 식별자를 재기록 하는 속도 변환기.
제 1 IEEE-1394 직렬 버스(B1)에 연결된 다수의 제 1 통신 노드(311, 312)와 제 2 IEEE-1394 직렬 버스(B2)에 연결된 다수의 제 2 통신 노드(321, 322, 323) 사이에서 전송되는 패킷의 속도를 변환하기 위한 속도 변환기에 있어서,

상기 제 1 버스에 연결된 적어도 하나의 제 1 중계기 노드(212, 213);

상기 적어도 하나의 제 1 중계기 노드를 경유하여 제 1 속도로 제 1 버스로부터 인바운드 제 1 비동기 패킷을 수신하고, 상기 적어도 하나의 제 1 중계기 노드를 경유하여 제 1 속도로 제 1 버스에 아웃바운드 제 2 비동기 패킷으로서 인바운드 제 2 비동기 패킷을 전송하기 위한 제 1 송수신기 노드, 상기 제 1 송수신기 노드 자신 및 상기 적어도 하나의 제 1 중계기 노드를 식별하는 식별자를 갖는 상기 제 1 송수신기 노드;

상기 제 2 버스에 연결된 적어도 하나의 제 2 중계기 노드(221);

적어도 하나의 제 2 중계기 노드를 경유하여 제 2 속도로 상기 제 2 버스에 아웃바운드 제 2 비동기 패킷으로서 상기 인바운드 제 2 비동기 패킷을 전송하고, 상기 적어도 하나의 제 2 중계기 노드를 경유하여 상기 제 2 속도로 상기 제 2 버스로부터 인바운드 제 2 비동기 패킷을 수신하고, 상기 적어도 하나의 제 2 중계기 노드를 경유하여 상기 제 2 버스로부터 상기 제 2 속도로 인바운드 제 2 비동기 패킷을 수신하기 위한 제 2 송수신기 노드(221), 제 2 송수신기 노드 자신 및 상기 적어도 하나의 중계기 노드를 식별하는 식별자를 갖는 상기 제 2 송수신기 노드;및

상기 적어도 하나의 제 1 중계기 노드(212, 213)와 상기 제 1 송수신기 노드(211)와 상기 제 2 통신 노드(321, 322, 323) 사이의 매핑된 관계에 따라 상기 아웃바운드 제 1 비동기 패킷의 목적 식별자로 상기 제 1 송수신기 노드(211)에 의해 수신된 상기 인바운드 제 1 비동기 패킷의 목적 식별자를 번역하고, 상기 적어도 하나의 제 2 중계기 노드(222)와 상기 제 2 송수신기 노드(221)와 상기 제 1 통신 노드(311, 312) 사이의 매핑된 관계에 따라 상기 아웃바운드 제 2 비동기 패킷의 목적 식별자로 상기 제 2 송수신기 노드(221)에 의해 수신된 상기 인바운드 제 2 비동기 패킷의 목적 식별자를 번역하기 위한 헤더 번역 회로(11, 12, 13)를 포함하는 속도 변환기.
제 1 항 또는 제 4 항에 있어서, 상기 제 2 송수신기 노드(220; 221)는 상기 제 2 버스로부터, 상기 제 2 속도로 제 1 채널 번호를 포함하는 등시 패킷을 수신하고,

상기 제 1 송수신기 노드는, 상기 제 2 송수신기 노드로부터 상기 등시 패킷을 수신하고, 제 2 채널 번호로 수신된 패킷의 제 1 채널 번호를 번역하고, 제 1 버스에 상기 제 1 속도로 상기 제 2 채널 번호를 포함하는 등시 패킷을 전송하는 속도 변환기.
제 1 항 또는 제 4 항에 있어서, 상기 제 2 송수신기 노드의 클록시간(clock timing)에 상기 제 1 송수신기 노드(220; 211)의 클록 시간을 동기화하기 위한 방법을 더 포함하는 속도 변환기.
제 4 항에 있어서, 상기 제 1 송수신기 노드(211)는,

제 1 물리적 계층 프로세서(21);

상기 제 1 물리적 계층 프로세서(21)에 연결된 제 1 링크 계층 프로세서(31); 및

상기 제 1 링크 계층 프로세서(31)로 상기 제 1 속도를 나타내는 값을 설정하기 위한 제 1 속도 설정 방법(41)을 포함하고,

상기 적어도 하나의 제 1 중계기 노드(212, 213)는 상기 제 1 물리적 프로세서(21)와 상기 제 1 버스 사이에 직렬로 연결된 제 3 물리적 계층 프로세서(23, 24)를 포함하고;

상기 제 2 송수신기 노드(221)는,

제 4 물리적 계층 프로세서(22);

상기 제 4 물리적 계층 프로세서에 연결된 제 2 링크 계층 프로세서(32); 및

상기 제 2 링크 계층 프로세서(32)로 상기 제 2 속도를 나타내는 값을 설정하기 위한 제 2 속도 설정 방법(42)을 포함하고,

상기 적어도 하나의 제 2 중계기 노드(222)는, 상기 제 4 물리적 프로세서(22)와 상기 제 2 버스 사이에 직렬로 연결된 제 5 물리적 계층 프로세서(25)를 포함하고;

상기 헤더 번역 회로는,

상기 적어도 하나의 제 2 중계기 노드(222) 및 상기 제 2 송수신기 노드(221)에 상기 제 1 통신 노드(311, 312)를 매핑하기 위한 식별자를 저장하고, 상기 적어도 하나의 제 1 중계기 노드(212, 213) 및 상기 제 1 송수신기 노드(211)에 상기 제 2 통신 노드(321, 322, 323)를 매핑하기 위한 식별자를 저장하기 위한 메모리를 포함하고; 및

상기 제 1 버스 및 제 2 버스 각각으로부터 트랜잭션이 시작될 때 상기 메모리에 저장된 식별자에 따라 비동기 패킷의 목적 식별자를 재기록하고, 그로부터 비동기 패킷을 수신하기 위하여 상기 제 1 및 제 2 링크 계층 프로세서(31, 32)에 연결된 제어 회로(11, 12)를 포함하는 속도 변환기.
제 2 항 또는 제 7 항에 있어서, 상기 제 1 링크 계층 프로세서(31)는 제 1 채널 번호를 설정하기 위한 제 1 레지스터 방법을 포함하고,

상기 제 2 링크 계층 프로세서(32)는 제 2 채널 번호를 설정하기 위한 제 2 레지스터 방법을 포함하고,

상기 제 2 링크 계층 프로세서(32)는, 데이터 경로(S3)를 경유하여 상기 제 1 링크 계층 프로세서(31)에 수신된 패킷을 전송하고, 상기 제 2 속도로 상기 제 2 버스(B2)로부터 상기 제 2 채널 번호를 포함하는 등시 패킷을 수신하고,

상기 제 1 링크 계층 프로세서(31)는, 상기 제 1 속도로 상기 제 1 버스를 향해 채널 번호 번역된 등시 패킷을 전송하고, 상기 제 1 채널 번호에 상기 제 2링크 계층 프로세서(32)로부터 전송된 상기 등시 패킷의 채널 번호를 번역하는 속도 변환기.
제 4 항에 있어서, 상기 제 1 송수신기 노드(211)는, 상기 제 2 송수신기 노드(221)에 수신된 제 1 비동기 요청 패킷을 전송하기 위한 상기 제 1 버스로부터 등시 패킷의 전송의 종료 또는 시작을 요청하는 제 1 비동기 요청 패킷의 수신에 응답하고,

상기 제 2 송수신기 노드(221)는, 상기 제 2 버스에 등시 패킷의 전송의 끝 또는 시작을 준비하기 위한 상태로 상기 제 2 송수신기 노드(221)를 설정하기 위한 상기 제 1 송수신기 노드(211)로부터 상기 제 1 비동기 요청 패킷에 응답하고,

상기 제 1 송수신기 노드(211)는, 상기 제 1 버스에 등시 패킷의 전송의 시작 또는 끝을 준비하기 위한 상태로 상기 제 1 송수신기 노드(211)를 설정하기 위한 상기 제 1 버스로부터 등시 패킷의 수신의 끝 또는 시작을 요청하는 제 2 비동기 요청 패킷의 수신에 응답하는 속도 변환기.
제 9 항에 있어서, 상기 제 2 송수신기 노드(221)는, 상기 제 1 버스로부터 상기 제 1 비동기 요청 패킷을 상기 제 1 송수신기 노드가 수신할 때, 등시 패킷의 전송을 종료 또는 시작하기 위한 상기 제 2 버스 상의 상기 통신 노드의 하나를 요청하는 상기 제 2 버스에 비동기 요청 패킷을 전송하고,

상기 제 2 송수신기 노드(221)는, 상기 제 1 버스로부터 상기 제 2 비동기요청 패킷을 상기 제 1 송수신기 노드(211)가 수신할 때, 등시 패킷의 수신의 시작 또는 종료를 위해 준비한 상태로 설정한 상기 하나의 통신 노드를 요청하는 상기 제 2 버스에 비동기 요청 패킷을 전송하는 속도 변환기.
제 10항에 있어서, 상기 제 1 및 제 2 송수신기 노드(211, 221) 중 하나는, 상기 버스 리셋이 발생됐을 때, 도달되는 상태에서 상기 통신 노드 중 상기 하나를 리셋하기 위하여 버스 리셋의 발생에 응답하는 버스 리셋 복구 방법을 포함하는 속도 변환기.
제 10 항에 있어서, 상기 제 1 송수신기 노드(211)는, 출력 마스터 플러그 레지스터(oMPR), 입력 마스터 플러그 레지스터(iMPR), 출력 플러그 제어 레지스터(oPCR) 및 입력 플러그 제어 레지스터(iPCR), IEC-61883 표준에 따라 명시된 모든 상기 플러그 및 제어 레지스터를 포함하고,

상기 제 1 송수신기 노드(211)는, 상기 제 1 속도에 상기 oPCR의 데이터 비율 필드에 설정된 값 및 상기 oMPR 및 상기 iMPR의 데이터 비율 성능 필드에 설정된 값을 변경하고, 상기 제 2 버스 상의 상기 하나의 통신 노드에 설정된 값에 따라 상기 플러그 및 제어 레지스터를 초기화하도록 배열시키는 속도 변환기.
제 12 항에 있어서, 상기 제 1 송수신기 노드(211)는, 상기 oMPR에 등시 패킷의 전송을 지시하는 값이 설정될 때, 상기 oPCR의 채널 번호 필드에 설정된 제 2채널 번호로 상기 제 2 버스로부터 제 1 등시 패킷에 포함된 제 1 채널 번호를 번역하고,

상기 제 1 송수신기 노드(211)는, 상기 iPCR에 등시 패킷의 수신을 지시하는 값이 설정될 때, 상기 제 1 등시 패킷에 포함된 상기 제 1 채널 번호로 상기 제 1 버스로부터 제 2 등시 패킷에 포함된 상기 제 2 채널 번호를 번역하는 속도 변환기.
제 13 항에 있어서, 상기 제 1 채널 번호는 10진 63의 디폴트 번호인 속도 변환기.
제 4 항, 제 7항, 제 9 항 내지 제 14항 중 어느 한 항에 있어서, 상기 제 1 및 제 2 버스의 하나로부터 수신된 상기 비동기 패킷은, FFFF F000 07FC의 16진 값과 FFFF F000 0400의 16진 값 사이의 범위에서 버스 주소를 갖는 구성 ROM을 억세스 하기 위한 구성 ROM 판독 요청 패킷인 속도 변환기.
제 4 항, 제 7항, 제 9 항 내지 제 14항 중 어느 한 항에 있어서, 상기 메모리(13)는 상기 제 1 및 제 2 버스의 상기 통신 노드의 구성 ROM 데이터를 저장하고,

상기 제 1 송수신기 노드(211)는, 상기 판독 구성 ROM 데이터를 포함하는 상기 제 1 버스에 판독 응답 패킷을 전송하고, 상기 수신된 판독 요청 패킷에 포함된상기 목적 식별자에 대응하는 상기 메모리로부터 구성 ROM 데이터를 판독하기 위하여, 상기 제 1 버스로부터 구성 ROM 판독 요청 패킷의 수신에 응답하고,

상기 제 2 송수신기 노드(221)는, 상기 판독 구성 ROM 데이터를 포함하는 상기 제 2 버스에 판독 응답 패킷을 전송하고, 상기 수신된 판독 요청 패킷에 포함된 상기 목적 식별자에 대응하는 상기 메모리로부터 구성 ROM 데이터를 판독하기 위하여, 상기 제 2 버스로부터 구성 ROM 판독 요청 패킷의 수신에 응답하는 속도 변환기.
제 16 항에 있어서, 상기 구성 ROM 데이터는, 상기 속도 변환기의 제작자를 지시하는 동료 ID를 가진 모듈 벤더 ID 엔트리(Module_Vender_ID entry)의 모듈 벤더 ID 필드를 재기록하고, 64 비트 확장된 유일한 식별자를 가진 노드 유니크 ID 잎(Node_Unique_ID leaf)의 하위 64 비트 및 상기 통신 노드의 구성 ROM 데이터의 버스 인포 블록(Bus_Info_Block)의 하위 64 비트를 재기록 함으로써 상기 메모리에 저장되는 속도 변환기.
제 2 버스(B2)에 연결된 적어도 하나의 제 2 통신 노드(404, 405)와 다수의 제 1 IEEE-1394 직렬 버스(B1-1, B1-2, B1-3)에 각각 연결된 다수의 제 1 통신 노드(401, 402, 403) 사이에서 전송된 패킷의 상기 속도를 변환하기 위한 속도 변환기에 있어서,

상기 다수의 제 1 버스와 각각 연관된 다수의 속도 변환 장치(101A, 101B,101C)는,

상기 연관된 제 1 버스로부터 제 1 속도로 인바운드 제 1 패킷을 수신하고, 상기 연관된 제 1 버스에 상기 제 1 속도로 아웃바운드 제 2 패킷으로서 인바운드 제 2 패킷을 전송하기 위한 제 1 송수신기 노드(210);

상기 제 2 버스에 제 2 속도로 아웃바운드 제 1 패킷으로서 상기 인바운드 제 1 패킷을 전송하고, 상기 제 2 버스로부터 상기 제 2 속도로 상기 인바운드 제 2 패킷을 수신하기 위한 제 2 송수신기 노드(220); 및

상기 적어도 하나의 제 2 통신 노드와 상기 연관된 제 1 버스의 상기 제 1 통신 노드 사이에서 매핑된 관계에 따라 상기 아웃바운드 제 1 패킷의 목적 식별자로 상기 인바운드 제 1 패킷의 목적 식별자를 번역하고, 상기 아웃바운드 제 2 패킷의 목적 식별자로 상기 인바운드 제 2 패킷의 목적 식별자를 번역하기 위한 헤더 번역 회로(11, 12, 13)를 포함하는 다수의 속도 변환 장치(101A, 101B, 101C)를 포함하는 속도 변환기.
제 1 및 제 2 IEEE-1394 직렬 버스(B1, B2)에 각각 연결된 제 2 통신 노드와 제 1 통신 노드 사이에서 전송된 패킷의 전송 속도를 변환하는 방법에 있어서,

상기 제 1 버스로부터 제 1 속도로 전송된 인바운드 제 1 패킷을, 제 1 송수신기 노드(21)에서, 수신하는 단계;

아웃바운드 제 1 패킷의 목적 식별자로 상기 인바운드 제 1 패킷의 목적 식별자를 번역하는 단계;

제 2 속도로 상기 제 2 버스에 제 2 송수신기 노드(220)로부터 상기 아웃바운드 제 1 패킷을 전송하는 단계;

상기 제 2 버스로부터 상기 제 2 속도로 인바운드 제 2 패킷을, 상기 제 2 송수신기 노드(220)에서, 수신하는 단계;

아웃바운드 제 2 패킷의 목적 식별자로 상기 인바운드 제 2 패킷의 목적 식별자를 번역하는 단계; 및

상기 제 1 속도로 상기 제 1 버스에 상기 제 1 송수신기 노드(210)로부터 상기 아웃바운드 제 2 패킷을 전송하는 단계를 포함하는 방법.
제 19 항에 있어서,

상기 제 1 송수신기 노드(210)에 제 1 채널 번호를 설정하는 단계 및 상기 제 2 송수신기 노드(220)에 제 2 채널 번호를 설정하는 단계;

상기 제 2 속도로 상기 제 2 버스로부터 제 2 채널 번호를 포함하는 등시 패킷을, 상기 제 2 송수신기 노드(220)에서, 수신하는 단계;

상기 제 1 송수신기 노드(210)에서 상기 제 1 채널 번호로 상기 등시 패킷의 상기 채널 번호를 번역하는 단계; 및

상기 제 1 속도로 상기 제 1 버스에 상기 제 1 송수신기 노드(210)로부터 상기 채널 번역된 등시 패킷을 전송하는 단계를 더 포함하는 방법.
제 2 IEEE-1394 직렬 버스(B2)에 연결된 다수의 제 2 통신 노드(321, 322,323)와 제 1 IEEE-1394 직렬 버스(B1)에 연결된 다수의 제 1 통신 노드(311, 312) 사이에서 전송된 패킷의 속도를 변환하는 방법에 있어서,

적어도 하나의 제 1 중계기 노드(212, 213)를 경유하여 제 1 속도로 상기 제 1 버스로부터 인바운드 제 1 패킷을, 제 1 송수신기 노드(211)에서, 수신하는 단계;

상기 적어도 하나의 제 1 중계기 노드(212, 213) 와 상기 제 1 송수신기 노드와 상기 제 2 통신 노드(321, 322, 323) 사이의 관계에 따라 아웃바운드 제 1 패킷의 목적 식별자로 상기 인바운드 제 1 패킷의 목적 식별자를 번역하는 단계;

적어도 하나의 제 2 중계기 노드(222)를 경유하여 상기 제 2 속도로 상기 제 2 버스에 상기 아웃바운드 제 1 패킷을 제 2 송수신기 노드(221)로부터 전송하는 단계;

상기 적어도 하나의 제 2 중계기 노드(222)를 경유하여 상기 제 2 속도로 상기 제 2 버스로부터 인바운드 제 2 패킷을, 상기 제 2 송수신기 노드(221)에서, 수신하는 단계;

상기 적어도 하나의 제 2 중계기 노드(222)와 상기 제 2 송수신기 노드(221)와 상기 제 1 통신 노드(311, 312) 사이의 관계에 따라 아웃바운드 제 2 패킷의 목적 식별자로 상기 인바운드 제 2 패킷의 목적 식별자를 번역하는 단계; 및

상기 제 1 속도로 상기 적어도 하나의 제 1 중계기 노드를 경유하여 상기 제 1 버스에 상기 아웃바운드 제 2 패킷을 상기 제 1 송수신기 노드(211)로부터 전송하는 단계를 포함하는 방법.