JP2001156816A - 情報処理装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＩＥＥＥ１３９４規格のオートトランザクシ
ョンに対応させたいレジスタを変更することができるよ
うにし、対応しているレジスタに対してはその応答仕様
を変更可能とし、応答の評価を容易に実現する。 【解決手段】 ＩＥＥＥ１３９４規格のトランザクショ
ンレイヤに対応する情報処理を行うマイクロコンピュー
タ２と、ＩＥＥＥ１３９４規格のリンクレイヤの対応す
る処理を行い、レジスタに対する外部からのトランザク
ション応答と当該レジスタの値変化についての設定を、
マイクロコンピュータ２からの指定に応じて行うＬＩＮ
Ｋ−ＩＣ４とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置及び
方法に関し、例えばいわゆるＩＥＥＥ（Institute of E
lectrical and Electronics Engineers）１３９４準拠
のディジタルシリアルバスに対してデータの送受信を行
う情報処理装置及び方法に関する。

【０００２】

【従来の技術】近年は、例えばディジタルビデオ機器や
家庭用のパーソナルコンピュータなど、ＩＥＥＥ１３９
４準拠のディジタルシリアルインターフェイスを備えた
機器が増え、それら機器間でのディジタルデータの送受
信が可能となっている。

【０００３】ここで、ＩＥＥＥ１３９４規格について簡
単に説明する。

【０００４】ＩＥＥＥ１３９４規格とは、ＩＥＥＥ（In
stitute of Electrical and Electronics Engineers：
米国電気電子技術者協会）による規格であり、ディジタ
ルビデオレコーダ等の家庭用電子機器同士の接続やこれ
ら電子機器とコンピュータとの間の接続といったマルチ
メディア用途に向くものとして注目されている。

【０００５】ＩＥＥＥ１３９４規格では、基本的に２組
のツイストペア線を用いて伝送が行われる。その伝送方
法は、１方向の伝送にツイストペア線を２組とも使う、
いわゆる半２重の通信である。この通信法には、ＤＳコ
ーディングと呼ばれる通信方法が採用されており、これ
は、ツイストペア線の片側にデータを、他方にストロー
ブと呼ばれる信号を送り、２つの信号の排他的論理和を
とることで、受信側でクロックを再現するというもので
ある。

【０００６】ＩＥＥＥ１３９４規格のデータレートは、
９８．３０４Ｍｂｐｓ（Ｓ１００）、１９６．６０８Ｍ
ｂｐｓ（Ｓ２００）、３９３．２１６Ｍｂｐｓ（Ｓ４０
０）の３種類が定義されており、高速のレートに対応し
た機器はそれより遅いレートのノード（機器）をサポー
トしなければならない、いわゆる上位互換性が定められ
ている。各ノードは、最大２７個までのポートを持つこ
とが許されており、各ノードのポートをＩＥＥＥ１３９
４シリアルバスを介して接続することで最大６３台まで
のノードをネットワーク化することができる。また、異
なる２つのＩＥＥＥ１３９４シリアルバスにそれぞれ接
続された１組のノードを、これら２つの異なるＩＥＥＥ
１３９４シリアルバス間の橋渡しを行うブリッジとして
使用し、当該ブリッジを使用して複数（２つ以上）のバ
スの間でデータの伝送を行うようなネットワーク構成も
可能となされている。すなわち、１つのＩＥＥＥ１３９
４バスに接続できる機器（ノード）の数は、最大で６３
個に制限されているが、複数のバスをブリッジを用いて
連結し、バスとブリッジからなるネットワークを構成す
ることにより、更に多くのノードを接続することが可能
になされている。

【０００７】ＩＥＥＥ１３９４規格では、その接続時に
バスの初期化処理が行われ、複数のノードの接続を行う
とツリー構造が自動的に内部にて構成される。その後、
各ノードのアドレスが自動的に割り振られる。ＩＥＥＥ
１３９４規格上では、１台のノードが送信した信号を他
のノードが中継することで、ネットワーク内の全てのノ
ードに同じ内容の信号を伝えることが可能である。した
がって、無秩序な送受信を防止するために、各ノードは
送信を開始する前にバスの使用権を調停する必要があ
る。バスの使用権を得るためには、先ずバスが開放され
るのを待ち、ツリー上の親機に対してバス使用権の要求
信号を送る。そして、要求を受けた親機は、さらなる親
機に信号を中継し、要求信号は最終的には最上位の親機
である制御ノードにまで達する。制御ノードは、要求信
号を受けると使用許可信号を返し、許可を受けたノード
（被制御ノード）は通信を行うことが可能となる。但
し、このとき複数のノードから同時に要求信号が出され
た場合には、１台にのみ許可信号が与えられ、他の要求
は拒否される。

【０００８】このように、ＩＥＥＥ１３９４規格上は、
バスの使用権を奪い合いながら、複数のノードが１つの
バスを時分割多重で使用している。

【０００９】次に、ＩＥＥＥ１３９４規格では、アドレ
スとして、ＩＥＥＥ１２１２ ＣＳＲ（Control and St
atus Register Architecture）で規定されている６４ビ
ットの固定的に割り振られたアドレス空間を利用する。
この６４ビットのうち、上位１６ビットはノードＩＤ
（node_ID）、６４ｋのノードアドレス空間を提供す
る。また、ＩＥＥＥ１３９４シリアルバスでは、バス同
士を識別するためにノードＩＤの上位１０ビットをバス
ＩＤ（bus_ID）とし、下位６ビットをノードを識別する
ためのフィジカルＩＤ（physical_ID）とする。

【００１０】ＩＥＥＥ１３９４シリアルバスのレイヤ構
造は、トランザクションレイヤ（Transaction Laye
r）、リンクレイヤ（Link Layer）、物理レイヤ（Physi
cal Layer）からなる。トランザクションレイヤは、ア
プリケーションから指示されたデータや命令を下位のリ
ンクレイヤに伝える。当該トランザクションレイヤで
は、ＩＥＥＥ１２１２のＣＳＲ（Control and Status R
egister）で要求されているリード（Read）／ライト（W
rite）／ロック（Lock）の操作を実行するために、要求
（Request）と応答（Response）サービスのプロトコル
を使用する。リンクレイヤはトランザクションレイヤと
のデータのやり取りを行う。また、リンクレイヤはアド
レス割り当て、データチェック、データのフレーム分け
などを行う。物理レイヤは、リンクレイヤが使っている
論理的な信号を電気信号に変換する。

【００１１】より詳細に説明すると、上記トランザクシ
ョンレイヤには、リード、ライト、ロックの３つの種類
のトランザクションがある。リードトランザクションで
は、イニシエータ機器がターゲット機器の特定アドレス
のＩＥＥＥ１２１２空間を読み取る。リードトランザク
ションにはクワドレット単位（Quadlet、ＩＥＥＥ１３
９４における４バイト毎のデータ単位）単位の読み込み
とブロック（ＩＥＥＥ１３９４における１クワドレット
以上）読み込みとがある。ライトトランザクションは、
イニシエータ機器がターゲット機器の特定ＩＥＥＥ１２
１２アドレスにデータを書き込む。ライトトランザクシ
ョンには、クワドレット単位の書き込みとブロックの書
き込みがある。ロックトランザクションは、イニシエー
タ機器からターゲット機器にデータ転送し、そのデータ
とターゲット機器の指定されたアドレスのデータを組み
合わせて処理（スワップなど）を行い、ターゲット機器
の指定されたアドレスのデータを更新する。

【００１２】また、上記リンクレイヤは、半２重のデー
タパケット配信サービスを提供する。ここで、ＩＥＥＥ
１３９４規格では、リアルタイム性を保証する同期通
信、すなわちアイソクロナス通信（isochronous data t
ransfer）を定義してある。また、ＩＥＥＥ１３９４規
格には、この同期通信に対して、非同期通信、すなわち
アシンクロナス通信（asynchronous data transfer）も
定義されている。ＩＥＥＥ１３９４規格では、データを
パケット化して転送することが行われ、このパケットを
転送するプロセスをサブアクション（subaction）と呼
んでいる。

【００１３】サブアクションには、上記パケットをアイ
ソクロナス通信にて転送するアイソクロナスサブアクシ
ョン（isochronous subaction）と上記アシンクロナス
通信にて転送する（asynchronous subaction）がある。
アイソクロナスサブアクションは、特定のノードにパケ
ットを転送するのではなく、チャネルアドレスを使用し
てバス全体に送信する。一方、アシンクロナスサブアク
ションでは、指定したノードに対して様々な量のデータ
とトランザクションレイヤの情報を示す数バイトのヘッ
ダ情報を送り、その応答を受ける。

【００１４】さらにサブアクションは、アービトレーシ
ョンシーケンス（Aebitration Sequence）とデータパケ
ット転送（Data Packet Transmission）とアクノリッジ
メント（acknowledgment）の３つの部分に分けられる。
アービトレーションシーケンスでは、パケットを送信し
たいノードが、物理レイヤにバスの制御権を得るように
要求する。アービトレーションは、最終的に一つのノー
ドに制御権を与え、制御権を得たノードは、データパケ
ットを送信することが可能となる。データパケット転送
では、実際にデータパケット転送が行われる。ここで、
アシンクロナス通信の場合、送信ノードは、スピードコ
ード（Speed Code）を含むデータプリフィックス（data
_prefix）、送信側と受信側のアドレス、トランザクシ
ョンコード（Transaction Code：TCODE）、トランザク
ションラベル（Transaction Label）、リトライコード
（Retry Code）、データ、１つか２つのＣＲＣ（Cyclic
Redundancy Check）、パケット・ターミネーション（P
acket Termination、data_prefixかdata_endのどちら
か）等を送出する。なお、トランザクションコードは、
主要なパケットのパケットタイプを定義し、ＩＥＥＥ１
３９４規格では、当該トランザクションコードの値によ
って、アイソクロナスパケットとアシンクロナスパケッ
トを区別する。アクノリッジメントでは、受信側から、
操作が行われたことを送信側に応答する。アシンクロナ
スパケットの場合、受信側のノードはパケットの受信状
況（成功や失敗など）を示すコードを送信側のノードに
返す。なお、アクノリッジメントで転送されるデータも
一種のデータパケットである。

【００１５】また、全てのアシンクロナスサブアクショ
ンでは、通常、サブアクションギャップと呼ばれる期間
だけ、バスをアイドル状態にする。ＩＥＥＥ１３９４シ
リアルバスでは、一定時間以上のアイドル状態が確認さ
れた場合、データ転送を希望するノードがアービトレー
ション（Arbitration）を開始する。なお、アービトレ
ーションとは、各ノードがバスを使用する権利を得るた
めの調停のことである。このサブアクションギャップに
対して、アクノリッジギャップもあり、このアクノリッ
ジギャップは、送信側のノードが送信したデータパケッ
トとそのパケットに対する応答パケット（アクノリッ
ジ）の間のギャップを指す。アクノリッジギャップの長
さはバスの状況により変化する。なお、アクノリッジギ
ャップは、サブアクションギャップの長さよりも十分短
くなるように規定されている。これは、接続された他の
ノードがアクノリッジを受信する前にアービトレーショ
ンを始めないことを確実にするためである。

【００１６】

【発明が解決しようとする課題】ところで、ＩＥＥＥ１
３９５規格において、オートトランザクション機能（自
動応答機能）を持つ従来のリンクＩＣでは、オートトラ
ンザクション機能が特定のレジスタ（アドレス）に限定
されており、したがって、バスリセット値／コマンドリ
セット値（それぞれバスリセット／コマンドリセット検
出時に設定する値）を予め指定する必要があり、後で変
更することができない。

【００１７】このため、使用する際の都合により、例え
ば、オートトランザクションに対応させたいレジスタを
変更することができないという問題や、対応しているレ
ジスタに対してはその応答仕様を変更することができな
いという問題、レジスタの仕様がそれぞれ異なるため応
答の評価が大変であるといった問題がある。

【００１８】そこで、本発明はこのような状況に鑑みて
なされたものであり、オートトランザクション機能を備
えたリンクＩＣにおいて、例えば、オートトランザクシ
ョンに対応させたいレジスタを変更することができ、対
応しているレジスタに対してはその応答仕様を変更する
ことができ、応答の評価を容易に実現可能とする、情報
処理装置及び方法を提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明の情報処理装置
は、少なくとも、アプリケーションプログラムとの間で
データの送受を行う第１のレイヤと、上記第１のレイヤ
との間でデータの送受を行う第２のレイヤと、上記第２
のレイヤ上の論理的信号を電気信号に変換してバスに伝
送する第３のレイヤとからなるレイヤ構造で情報処理を
行う情報処理装置であり、上記第１のレイヤの情報処理
を行う第１のレイヤ処理手段と、上記第２のレイヤでの
情報処理に使用するレジスタを備え、上記レジスタに対
する外部からの応答と当該レジスタの値変化についての
設定を、上記第１のレイヤ処理手段からの指定に応じて
行う第２のレイヤ処理手段とを有することにより、上述
した課題を解決する。

【００２０】本発明の情報処理方法は、少なくとも、ア
プリケーションプログラムとの間でデータの送受を行う
第１のレイヤと、上記第１のレイヤとの間でデータの送
受を行う第２のレイヤと、上記第２のレイヤ上の論理的
信号を電気信号に変換してバスに伝送する第３のレイヤ
とからなるレイヤ構造で情報処理を行う情報処理方法で
あり、上記第１のレイヤの情報処理を行う第１のレイヤ
処理ステップと、上記第２のレイヤでの情報処理に使用
するレジスタを用意し、上記レジスタに対する外部から
の応答と当該レジスタの値変化についての設定を、上記
第１のレイヤ処理ステップからの指定に応じて行う第２
のレイヤ処理ステップとを有することにより、上述した
課題を解決する。

【００２１】

【発明の実施の形態】本発明の好ましい実施の形態につ
いて、図面を参照しながら説明する。

【００２２】図１には、ＩＥＥＥ１３９４規格に対応す
る機器（以下、１３９４機器１とする）の概略的な構成
を示す。

【００２３】この図１において、１３９４機器１は、当
該１３９４機器の各種の機能を制御するマイクロコンピ
ュータ（マイコン）２を有しており、当該マイクロコン
ピュータ２がＩＥＥＥ１３９４規格のおけるトランザク
ションレイヤに相当する処理を行う。このマイクロコン
ピュータ２は、ＩＥＥＥ１３９４規格のリンクレイヤ及
び物理レイヤに相当する処理を行うためのＩＣ（以下、
１３９４ＩＣ３とする）に接続されている。この１３９
４ＩＣ３は、端子６を介してＩＥＥＥ１３９４バスに接
続されている。また、上記１３９４ＩＣ３は、ＩＥＥＥ
１３９４規格におけるリンクレイヤに相当する処理を行
うＬＩＮＫ−ＩＣ４と、物理レイヤに相当する処理を行
うＰＨＹ−ＩＣ５とからなる。

【００２４】ここで、ＬＩＮＫ−ＩＣ４に、オートトラ
ンザクション機能を持たせる場合には、どのレジスタ
（アドレス）に機能を持たせるか、レジスタの初期値は
どうするか、バスリセット値（バスリセット検出時に設
定する値）をどうするか（固定値か前の値を保持するか
のビット毎の指定）、コマンドリセット値（コマンドリ
セット検出時に設定する値）をどうするか（固定値か前
の値を保持するかのビット毎の指定）、外部からのライ
トトランザクション、ロックトランザクションを受ける
か受けないか、外部からのライトトランザクションに対
するレジスタの動きをどうするか（書き込みを受けるか
無視するかのビット毎の指定）、外部からのロックトラ
ンザクションに対するレジスタの動きをどうするか（書
き込みを受けるか無視するかのビット毎の指定）、制御
コマンドからの（レジスタの読み出し／書き換え）トラ
ンザクションに対する応答はどうするか、といったこと
を決める必要がある。

【００２５】これらを予めレジスタ毎に指定しておくの
は、対応するレジスタを変更できないことや、多くのレ
ジスタを用意する場合それぞれ動きが違うので実装が大
変であること、それぞれのレジスタで動きが違うので評
価が大変であること、後で変更することができないこ
と、などの問題があるためできない。

【００２６】そこで、本発明実施の形態では、特にレジ
スタアドレスや応答仕様を固定せず、マイクロコンピュ
ータ２側からの指定により上記の各設定を行うことが可
能となる汎用的なオートレスポンス用インターフェイス
を提供する。

【００２７】本実施の形態では、上記マイクロコンピュ
ータ２とのインターフェイスとして、レジスタアドレス
（オフセットアドレス）と、リード／ライト／ロックト
ランザクションに対する対応／非対応の設定ビット（Re
ad／Write／Lock）と、レジスタの初期設定値としてイ
ニシャルバリュー（Initial Value）と、バスリセット
検出時にバスリセットバリュー（BusReset Value：バス
リセット検出時に設定する値）への書き換えを行うかど
うかのビット毎の指定（BusReset Change Disable（Unc
hanged）と、バスリセット検出時に設定する値としてバ
スリセットバリュー（BusReset Value）と、コマンドリ
セット検出時にコマンドリセットバリュー（CommandRes
et Value：コマンドリセット検出時に設定する値）への
書き換えを行うかどうかのビット毎の指定（CommandRes
et）と、コマンドリセット検出時に設定する値としてコ
マンドリセットバリュー（CommandReset Value）、ライ
ト／ロックトランザクションによる書き換えを行うかど
うかのビット毎の指定（Write／Lock Disable（Ignore
d））と、そのレジスタへのライト／ロックトランザク
ションによる書き換えが行われたことをマイクロコンピ
ュータに伝えるレジスタ（Interrupt（IC→マイコ
ン））とを用意している。

【００２８】以下に、本実施の形態にて使用する各項目
について詳細に説明する。

【００２９】オフセットアドレスは、対象となるレジス
タのアドレス（オフセットアドレス）である。

【００３０】Read／Write／Lockはこのアドレスに対す
る各トランザクションへの対応／非対応を示す設定ビッ
トである。このビットの”１”は当該ビットがセットさ
れているトランザクションに対応している。このアドレ
スへの当該トランザクションを受けた場合には、状態に
適した応答パケット（Response Packet）を返す。また
当該ビットが”０”の場合は、このアドレスへの当該ト
ランザクションに対しては”Type_Error”を返す。な
お、マイクロコンピュータ２からのセルフトランザクシ
ョンに対してはこのビットの値に依らずに応答する。

【００３１】Initial Valueはレジスタの初期値であ
る。

【００３２】BusReset Change Disable（Unchanged）は
バスリセット検出時の各レジスタのBusReset Valueへの
書き換えの可／不可を示すビットである。このビットが
セットされているレジスタ上の当該ビットはBusReset V
alueの値に依らずバスリセット検出時にも変化しない
（前の値を保つ）。

【００３３】BusReset Valueは、バスリセット検出時に
は当該レジスタを書き換える値である。但し、BusReset
Change Disableが”１”のビットは”Unchanged”で前
の値を保持する。

【００３４】CommandResetは、コマンドリセット検出時
の各レジスタのCommandReset Valueへの書き換えの可／
不可を示すビットである。

【００３５】Change Disable（Unchanged）では、この
ビットがセットされているレジスタ上の当該ビットはコ
マンドリセットバリューの値に依らずコマンドリセット
検出時にも変化しない（前の値を保つ）。

【００３６】CommandReset Valueは、コマンドリセット
検出時には当該レジスタを書き換える値である。但し、
CommandReset Change Disableが”１”のビットは”Unc
hanged”で前の値を保持する。

【００３７】Write／Lock Disable（Ignored）はライト
／ロックトランザクションでの書き換え可／不可を示す
ビットである。このビットが”１”の場合はライト／ロ
ックトランザクションで当該ビットの書き換えを行う。
このビットが”０”の場合は書き換え不可で、当該ビッ
トへのライト／ロックは無視する。なお、マイクロコン
ピュータ２からのセルフトランザクションに対してはこ
のビットの値に依らず書き換える。

【００３８】Interrupt（IC→マイコン）は、レジスタ
の書き換え（ライト／ロック）が実行されたことをマイ
クロコンピュータ側に伝えるためのものである。ライト
／ロックトランザクションを受けた（Write／Lock Disa
bleにより無視された）場合も含む。

【００３９】なお、Lock Transaction（Compare & Swa
p）に対してはArg Value／Data Valueのチェックを行う
ので、Write／Lock Transaction Disableの値に依ら
ず、ロック失敗（Arg Value≠Old Value）の場合には書
き換えは行われない。また、マイクロコンピュータから
のセルフトランザクションに対してはこれらの設定に依
らず応答する（Write／Lockではレジスタの書き換えも
行う）。

【００４０】また、本実施の形態では、マイクロコンピ
ュータ２からＬＩＮＫ−ＩＣ４へとアクセスするための
インターフェイスとして、上記の各設定情報をそれぞれ
独立のレジスタとして用意する場合（図２）と、少数の
レジスタのみ用意してアクセスの順序でどの情報を設定
するかを指定する場合（図３）とを考えている。

【００４１】すなわち、マイクロコンピュータ２は、図
２中のＬＩＮＫ−ＩＣ→マイコンセルフトランザクショ
ンインターフェイス１０を用いて各種レジスタへのアク
セスを行い（Read／Write／Lock）、図２中のマイコン
→ＬＩＮＫ−ＩＣ 汎用オートトランザクションレジス
タインターフェイス１１を用いて汎用オートトランザク
ションレジスタの各種設定を行い、図２中のＬＩＮＫ−
ＩＣ→マイコン 汎用オートトランザクションレジスタ
インターフェイス１２を用いて汎用オートレスポンスレ
ジスタからの通知を受ける。

【００４２】また、マイクロコンピュータ２は、図３中
のマイコン→ＬＩＮＫ−ＩＣ 汎用オートトランザクシ
ョンレジスタインターフェイス１３を用いて汎用オート
トランザクションレジスタの各種設定を行い（セルフト
ランザクションで共用）、図３中のＬＩＮＫ−ＩＣ→マ
イコン 汎用オートトランザクションレジスタインター
フェイス１４を用いて汎用オートレスポンスレジスタか
らの通知を知る。

【００４３】さらに、本実施の形態では、ＬＩＮＫ−Ｉ
Ｃ４の持つレジスタ領域に自由にオートトランザクショ
ン用レジスタを設定するにあたって、図４の（Ａ）に示
すようにＬＩＮＫ−ＩＣ４にページ（Page）を持たせ、
図４の（Ｂ）に示すようにその各ページ（Page）に一つ
のレジスタアドレスを振り分けるようにする。なお、こ
の図４の例は、６４のアドレスを持つ例を示しており、
アドレスとしてはクワドレット単位で任意の値を指定で
きる。なお、図４中のＣＳＲ（Control and Status Reg
ister）、SerialBus（シリアルバス）、ConfigROM（コ
ンフィグレーションＲＯＭ）の例については後述する。

【００４４】ここで、図２の例では、ＬＩＮＫ−ＩＣの
マイクロコンピュータインターフェイスレジスタに各デ
ータを設定後、何らかのトリガ（例えば図４に示したよ
うなPageの番号のデータの書き込みなど）によって、図
５、図６に示すように、設定データをオートトランザク
ション設定レジスタに書き込む。なお、図５はマイコン
→ＩＣの場合のレジスタインターフェイス仕様を、図６
はＩＣ→マイコンの場合のレジスタインターフェイス仕
様を示している。

【００４５】また、図３の例では、ロードデータを設定
後、何らかのトリガ（例えばロード番号の書き込み）に
より、図７に示すように、設定されたデータを指定のペ
ージの指定の項目にあたるレジスタに書き込む。

【００４６】さらに、実動作中にマイクロコンピュータ
２がレジスタの値を読み出し／書き換えたい場合は、セ
ルフトランザクションを用いる。これは、図８に示すよ
うに、セルフトランザクション用のレジスタに読み書き
したいアドレスを指定し、トリガを与える（リード／ラ
イト／ロックフラグの書き込み）ことにより実行され
る。

【００４７】次に、図９には、バスリセット／コマンド
リセット／外部からのロックトランザクションを受けた
ときのレジスタの値の変化の具体例を示す。すなわち、
Initial Valueが「１０１０１０１０」であったとする
と、バスリセット検出時には「００００１１１０」とな
り、コマンドリセット検出時には「００１１１０１１」
となり、ロックトランザクションにより「０１１１０１
０１」に変化する。

【００４８】例えば、オートトランザクションに指定さ
れたレジスタ宛に外部からの書き込みがあった場合、
（ライト／ロックトランザクション）に対して、ＬＩＮ
Ｋ−ＩＣ４はそのレジスタが割り当てられているページ
に対応する通知ビット（前記の図ではInterrupt_1/2レ
ジスタ）をセットする。このときのマイクロコンピュー
タ２は、このInterruptレジスタを常時／定期的に調べ
ることにより、オートトランザクション指定のレジスタ
に外部からの書き込みがあったことを知ることができ
る。したがって、マイクロコンピュータ２は、そのビッ
トをクリアし、必要な処理があればそれを行う。

【００４９】本実施の形態によれば、これらのインター
フェイスの採用により、例えば実動作中にセットの状態
変更のためバスリセット／コマンドリセット／外部から
の書き込みトランザクションを受けた時の挙動を変更す
る必要が出てきたような場合にも対応できる。

【００５０】次に、ＩＥＥＥ１３９４の場合の、これら
のレジスタの具体例を図１０〜図２２に示す。なお、各
図中の斜線で示す部分が本実施の形態にかかる部分であ
る。

【００５１】図１０には、ＣＳＲ（Control and Status
Register）のオフセットアドレス「００００」（State
Clear）、「０００４」（State Set）の具体例を示し
ている。なお、図中のＣ／Ｉ，Ｃ／ＳはState Clearで
のEffect／State SetでのEffectであり、図中のLost、D
req、Stateの１→０はセットされてもすぐにクリアされ
る。ここでは、二つのアドレスで一つのレジスタへのア
クセスを行う（クリアする場合にはState Clear、セッ
トする場合にはState Set、Read Valueは両アドレスで
同一である）。オフセットアドレスの「００００」（St
ate Clear）への書き込みを受けた場合、それぞれ”
１”のビットをクリアする。また、オフセットアドレス
の「０００４」（State Set）への書き込みがあった場
合にはそれぞれ”１”のビットをセットする。次に、図
１１にはオフセットアドレス「０００８」（Node Ids）
の具体例を、図１２にはオフセットアドレス「０００
Ｃ」（Reset Start）の具体例を、図１３にはオフセッ
トアドレス「００１８」〜「００１Ｃ」（Split Timeou
t Hi, Split Timeout Lo）の具体例を、図１４にはＣＳ
Ｒ（Serial Bus Dependent）のオフセットアドレス「０
２００」（Cycle Time）の具体例を、図１５にはオフセ
ットアドレス「０２０４」（Bus Time）の具体例を、図
１６にはオフセットアドレス「０２１０」（Busy Timeo
ut）の具体例を、図１７にはオフセットアドレス「０２
１Ｃ」（Bus Manager ID）の具体例を、図１８にはオフ
セットアドレス「０２２０」（BandWidth Available）
の具体例を、図１９にはオフセットアドレス「０２２
４」〜「０２２８」（Channel Available）の具体例を
示す。また、図２０にはCconfigROM（コンフィグレーシ
ョンＲＯＭ）のオフセットアドレス「０４００」以降の
具体例を、図２１と図２２にはCconfigROM（Initial Va
lue）のオフセットアドレス「０４００」以降の具体例
を示す。

【００５２】

【発明の効果】以上の説明で明らかなように、本発明の
情報処理装置及び方法は、第２のレイヤでの情報処理に
使用するレジスタを備え、このレジスタに対する外部か
らの応答と当該レジスタの値変化についての設定を、第
１のレイヤでの処理を行う手段からの指定に応じて行う
ことにより、例えば、ＩＥＥＥ１３９４規格におけるオ
ートトランザクションに対応させたいレジスタを変更す
ることができ、また、対応しているレジスタに対しては
その応答仕様を変更することができ、応答の評価を容易
に実現可能となる。

【図面の簡単な説明】

【図１】ＩＥＥＥ１３９４規格に対応する機器の概略的
な構成を示すブロック回路図である。

【図２】マイクロコンピュータからＬＩＮＫ−ＩＣへと
アクセスするためのインターフェイスとして各設定情報
をそれぞれ独立のレジスタとして用意する場合の例を示
す図である。

【図３】マイクロコンピュータからＬＩＮＫ−ＩＣへと
アクセスするためのインターフェイスとして各設定情報
を少数のレジスタのみ用意してアクセスの順序でどの情
報を設定するかを指定する場合の例を示す図である。

【図４】ＬＩＮＫ−ＩＣ４の持つレジスタ領域に自由に
オートトランザクション用レジスタを設定する際に、Ｌ
ＩＮＫ−ＩＣにページ（Page）を持たせる場合の説明に
用いる図である。

【図５】マイコン→ＩＣの場合のレジスタインターフェ
イス仕様を示す図である。

【図６】図６はＩＣ→マイコンの場合のレジスタインタ
ーフェイス仕様を示す図である。

【図７】ロードデータを設定後、設定されたデータを指
定のページの指定の項目にあたるレジスタを示す図であ
る。

【図８】セルフトランザクション用のレジスタを示す図
である。

【図９】バスリセット／コマンドリセット／外部からの
ロックトランザクションを受けたときのレジスタの値の
変化の具体例の説明に用いる図である。

【図１０】ＣＳＲのオフセットアドレス「００００」、
「０００４」の具体例を示す図である。

【図１１】オフセットアドレス「０００８」（Node Id
s）の具体例を示す図である。

【図１２】オフセットアドレス「０００Ｃ」（Reset St
art）の具体例を示す図である。

【図１３】オフセットアドレス「００１８」〜「００１
Ｃ」（Split Timeout Hi, SplitTimeout Lo）の具体例
を示す図である。

【図１４】ＣＳＲ（Serial Bus Dependent）のオフセッ
トアドレス「０２００」（CycleTime）の具体例を示す
図である。

【図１５】オフセットアドレス「０２０４」（Bus Tim
e）の具体例を示す図である。

【図１６】オフセットアドレス「０２１０」（Busy Tim
eout）の具体例を示す図である。

【図１７】オフセットアドレス「０２１Ｃ」（Bus Mana
ger ID）の具体例を示す図である。

【図１８】オフセットアドレス「０２２０」（BandWidt
h Available）の具体例を示す図である。

【図１９】オフセットアドレス「０２２４」〜「０２２
８」（Channel Available）の具体例を示す図である。

【図２０】CconfigROMのオフセットアドレス「０４０
０」以降の具体例を示す図である。

【図２１】CconfigROM（Initial Value）のオフセット
アドレス「０４００」〜「０４４Ｃ」までの具体例を示
す図である。

【図２２】CconfigROM（Initial Value）のオフセット
アドレス「０４５０」〜「０４９Ｃ」までの具体例を示
す図である。

【符号の説明】

１ １３９４機器、 ２ マイクロコンピュータ、 ３
１３９４ＩＣ、 ４ＬＩＮＫ−ＩＣ、 ５ ＰＨＹ−
ＩＣ

Claims (16)

【特許請求の範囲】
1. 【請求項１】 少なくとも、アプリケーションプログラ
   ムとの間でデータの送受を行う第１のレイヤと、上記第
   １のレイヤとの間でデータの送受を行う第２のレイヤ
   と、上記第２のレイヤ上の論理的信号を電気信号に変換
   してバスに伝送する第３のレイヤとからなるレイヤ構造
   で情報処理を行う情報処理装置において、 上記第１のレイヤの情報処理を行う第１のレイヤ処理手
   段と、 上記第２のレイヤでの情報処理に使用するレジスタを備
   え、上記レジスタに対する外部からの応答と当該レジス
   タの値変化についての設定を、上記第１のレイヤ処理手
   段からの指定に応じて行う第２のレイヤ処理手段とを有
   することを特徴とする情報処理装置。
2. 【請求項２】 上記第１のレイヤ処理手段は、上記第２
   のレイヤ処理手段に対して、少なくとも上記レジスタの
   値の変化と上記レジスタの前の値の保持をビット単位で
   指定することを特徴とする請求項１記載の情報処理装
   置。
3. 【請求項３】 上記第１のレイヤ処理手段は、上記第２
   のレイヤ処理手段に対して、少なくとも上記レジスタの
   値の書き換え／書き込み無視をビット単位で指定するこ
   とを特徴とする請求項１記載の情報処理装置。
4. 【請求項４】 上記第２のレイヤ処理手段は、上記レジ
   スタを所定単位毎に纏め、上記所定単位毎にアドレスを
   対応付けることを特徴とする請求項１記載の情報処理装
   置。
5. 【請求項５】 上記第２のレイヤ処理手段は、上記設定
   のための複数の項目に対してそれぞれ独立したレジスタ
   を有し、 上記第１のレイヤ処理手段は、上記第２のレイヤ処理手
   段の各レジスタを指定することを特徴とする請求項１記
   載の情報処理装置。
6. 【請求項６】 上記第２のレイヤ処理手段は、一つのレ
   ジスタ内の上記設定のための複数の項目を保持し、 上記第１のレイヤ処理手段は、上記第２のレイヤ処理手
   段の上記一つのレジスタ内の上記項目を指定することを
   特徴とする請求項１記載の情報処理装置。
7. 【請求項７】 上記第２のレイヤ処理手段は、上記レジ
   スタへの外部からの書き込みがあったことを、アドレス
   毎に上記第１のレイヤ処理手段に伝えるための伝送手段
   を有することを特徴とする請求項１記載の情報処理装
   置。
8. 【請求項８】 上記第１のレイヤはＩＥＥＥ１３９４規
   格のトランザクションレイヤであり、上記第２のレイヤ
   はＩＥＥＥ１３９４規格のリンクレイヤであり、上記第
   ３のレイヤはＩＥＥＥ１３９４規格の物理レイヤである
   ことを特徴とする請求項１記載の情報処理装置。
9. 【請求項９】 少なくとも、アプリケーションプログラ
   ムとの間でデータの送受を行う第１のレイヤと、上記第
   １のレイヤとの間でデータの送受を行う第２のレイヤ
   と、上記第２のレイヤ上の論理的信号を電気信号に変換
   してバスに伝送する第３のレイヤとからなるレイヤ構造
   で情報処理を行う情報処理方法において、 上記第１のレイヤの情報処理を行う第１のレイヤ処理ス
   テップと、 上記第２のレイヤでの情報処理に使用するレジスタを用
   意し、上記レジスタに対する外部からの応答と当該レジ
   スタの値変化についての設定を、上記第１のレイヤ処理
   ステップからの指定に応じて行う第２のレイヤ処理ステ
   ップとを有することを特徴とする情報処理方法。
10. 【請求項１０】 上記第１のレイヤ処理ステップでは、
    上記第２のレイヤ処理ステップに対して、少なくとも上
    記レジスタの値の変化と上記レジスタの前の値の保持を
    ビット単位で指定することを特徴とする請求項９記載の
    情報処理方法。
11. 【請求項１１】 上記第１のレイヤ処理ステップでは、
    上記第２のレイヤ処理ステップに対して、少なくとも上
    記レジスタの値の書き換え／書き込み無視をビット単位
    で指定することを特徴とする請求項９記載の情報処理方
    法。
12. 【請求項１２】 上記第２のレイヤ処理ステップでは、
    上記レジスタを所定単位毎に纏め、上記所定単位毎にア
    ドレスを対応付けることを特徴とする請求項９記載の情
    報処理方法。
13. 【請求項１３】 上記第２のレイヤ処理ステップでは、
    上記設定のための複数の項目に対してそれぞれ独立した
    レジスタを用意し、 上記第１のレイヤ処理ステップでは、上記第２のレイヤ
    処理ステップでの各レジスタを指定することを特徴とす
    る請求項９記載の情報処理方法。
14. 【請求項１４】 上記第２のレイヤ処理ステップでは、
    一つのレジスタ内の上記設定のための複数の項目を保持
    し、 上記第１のレイヤ処理ステップでは、上記第２のレイヤ
    処理ステップでの上記一つのレジスタ内の上記項目を指
    定することを特徴とする請求項９記載の情報処理方法。
15. 【請求項１５】 上記第２のレイヤ処理ステップでは、
    上記レジスタへの外部からの書き込みがあったことを、
    アドレス毎に上記第１のレイヤ処理ステップに伝えるこ
    とを特徴とする請求項９記載の情報処理方法。
16. 【請求項１６】 上記第１のレイヤはＩＥＥＥ１３９４
    規格のトランザクションレイヤであり、上記第２のレイ
    ヤはＩＥＥＥ１３９４規格のリンクレイヤであり、上記
    第３のレイヤはＩＥＥＥ１３９４規格の物理レイヤであ
    ることを特徴とする請求項９記載の情報処理方法。