JP2002366508A

JP2002366508A - データ転送方法

Info

Publication number: JP2002366508A
Application number: JP2001172374A
Authority: JP
Inventors: Satoshi Kobayashi; 聡小林; Kenichi Suzuki; 健一鈴木; Futoshi Kaibuki; 太志貝吹; Ikuo Nakamura; 郁夫中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-07
Filing date: 2001-06-07
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】アシンクロナスパケットをより好適に転送で
きるようにする。【解決手段】アシンクロナス送信DMA３１は、ホスト
バス２に接続されているRAM(Random Access Memory)に
格納されているデータをパケット単位でアシンクロナス
送信FIFO３２にDMA(Direct Memory Access)転送する。
そして、アシンクロナス送信DMA３１は、DMA転送するこ
とが指示されたパケットが、RAMの離れたメモリ領域に
格納されている場合、そのパケットを構成するデータの
それぞれに対してDMAを起動し、それぞれのデータ毎に
アシンクロナス送信FIFO３２に書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送方法に
関し、特に、アシンクロナスパケットをDMA(Direct Mem
ory Access)転送する場合において、より好適なデータ
転送方法に関する。

【０００２】

【従来の技術】近年、各社で開発、または販売されてい
るIEEE(Institute of Electrical andElectronics Engi
neers)1394対応製品は、１００Mbps，２００Mbps，４０
０Mbpsという高い転送レートでリアルタイムにデータ転
送を行うことができることから、コンピュータと各種の
周辺機器を接続するシリアルインタフェースとして普及
が期待されている。

【０００３】ところで、このような特徴を有するIEEE13
94製品は、IEEE1394で規定されているリンク層(Link La
yer)のチップと、物理層(Physical Layer)のチップ、ま
たはこれらのチップを１つのチップに統合したチップに
より構成されており、例えば、CPU（Central Processin
g Unit）、ROM（Read Only Memory）、およびRAM（Rand
om Access Memory）から構成されるホストシステムと、
IEEE1394シリアルバスとの間のインタフェースとしての
機能を有する。

【０００４】また、このようなIEEE1394製品では、CPU
の制御を介することなくデータを転送するDMA転送がサ
ポートされているものもあり、例えば、ホストシステム
内のRAMから所定のデバイスに、またはその逆にデバイ
スからホストシステム内のRAMに、上述した伝送方式に
準ずるパケット形式で各種のデータを転送することが可
能である。

【０００５】

【発明が解決しようとする課題】しかしながら、RAMに
展開されているデータを、あるデバイス（バッファメモ
リ）にDMA転送する場合において、１回のDMA転送で転送
することができるのは、RAM内の連続したメモリ領域に
存在するパケットのみであり、例えば、そのパケットを
構成するヘッダ部とデータ部が、それぞれ離れた領域に
ある場合、その編成を行い、連続した領域に移し替える
必要があるという課題があった。

【０００６】図１は、パケット編成の概念を説明する図
である。

【０００７】例えば、あるパケットをDMA転送する場合
において、図の左側（メモリ領域１）に示すように、そ
のパケットを構成するヘッダ部が＃Ｎ乃至＃Ｎ＋１の領
域に記述されており、そのデータ部が＃Ｎ＋３乃至＃Ｎ
＋５の領域に記述されている場合、１回のDMA転送で
は、例えば、＃Ｎ乃至＃Ｎ＋１の領域に記述されている
ヘッダ部だけ、または、＃Ｎ＋３乃至＃Ｎ＋５の領域に
記述されているデータ部だけといった部分的な転送しか
行うことができない。

【０００８】従って、図の右側（メモリ領域２）に示す
ように、ヘッダ部を＃Ｍ乃至＃Ｍ＋１のメモリ領域に移
動させ、データ部を＃Ｍ＋１乃至＃Ｍ＋３のメモリ領域
に移動させて、それぞれを連続した領域に移し替えると
いった、パケットの編成を行わなければならず、余計な
処理が増えるという課題があった。

【０００９】本発明はこのような状況に鑑みてなされた
ものであり、１つのパケットを構成するデータが、複数
の領域に離れて存在する場合であっても、パケットの編
成を行うことなく、データを好適に転送できるようにし
たものである。

【００１０】

【課題を解決するための手段】本発明のデータ転送方法
は、中央演算装置の処理対象として所定のメモリに格納
されているパケットを中央演算装置の制御によらずにバ
ッファメモリに転送する転送ステップと、転送ステップ
の処理により、バッファメモリに転送されたパケットの
数が所定の数となったとき、所定の数のパケットをひと
まとまりとしてIEEE1394シリアルバスに送出する送出ス
テップとを含み、パケットを構成するデータが、メモリ
の不連続な領域に分散して格納されている場合、パケッ
トを構成するデータのそれぞれが、転送ステップの処理
によりバッファメモリに転送されることを特徴とする。

【００１１】パケットは、アシンクロナスパケットであ
るようにすることができる。

【００１２】転送ステップの処理によりパケット、また
はデータがバッファメモリに転送される毎に、所定の信
号を出力する出力ステップと、出力ステップの処理によ
り出力された信号の出力回数を計数する計数ステップと
をさらに含み、計数ステップの処理による計数結果に基
づいて、送出ステップの処理により、所定の数のパケッ
トがIEEE1394シリアルバスに送出されるようにすること
ができる。

【００１３】本発明のデータ転送方法においては、中央
演算装置の処理対象として所定のメモリに格納されてい
るパケットが中央演算装置の制御によらずにバッファメ
モリに転送され、バッファメモリに転送されたパケット
の数が所定の数となったとき、所定の数のパケットがひ
とまとまりとしてIEEE1394シリアルバスに送出される。
また、パケットを構成するデータが、メモリの不連続な
領域に分散して格納されている場合、パケットを構成す
るデータのそれぞれが、バッファメモリに転送される。

【００１４】

【発明の実施の形態】図２は、本発明を適用したIEEE13
94モジュール（IC(Integrated Circuit)）１の構成例を
示す図である。

【００１５】IEEE1394モジュール１は、ホストバス２と
IEEE1394シリアルバス３−１乃至３−３とのインタフェ
ースとしての機能を有している。そして、基本的に、ホ
ストバス２とのインタフェースであるホストバスインタ
フェース１１、処理対象としてRAM２３に展開されてい
るデータをDMA転送するDMAコントローラ１２、後述する
IEEE1394のレイヤ構造として規定されているリンク層の
デバイスであるリンク層デバイス１３、物理層のデバイ
スである物理層デバイス１４、およびIEEE1394シリアル
バス３−１乃至３−３のそれぞれのポートであるポート
１５−１乃至１５−３から構成されている。

【００１６】ここで、図３を参照して、IEEE1394シリア
ルバスのレイヤ構造について説明する。

【００１７】IEEE1394プロトコルは、トランザクション
層(Transaction Layer)、リンク層(Link Layer)、およ
び物理層(Physical Layer)の３層の階層構造を有する。
各階層は、相互に通信し、また、それぞれの階層は、シ
リアルバス管理(Serial BusManagement)と通信を行う。
さらに、トランザクション層およびリンク層は、上位の
アプリケーションとの通信も行う。この通信に用いられ
る送受信メッセージは、要求(Request)、指示（表示）
(Indication)、応答(Response)、確認(Confirmation)の
４種類があり、図３における矢印は、この通信を示して
いる。

【００１８】なお、矢印の名称の最後に".req"がついた
通信は要求を表し、".ind"は指示を表す。また、".res
p"は応答を、".conf"は確認をそれぞれ表す。例えば、T
R_CONT.reqは、シリアルバス管理から、トランザクショ
ン層に送られる、要求の通信である。

【００１９】トランザクション層は、アプリケーション
からの要求により、他のIEEE1394機器（IEEE1394インタ
フェースを有する機器）とデータ通信を行う為のアシン
クロナス(asynchronous)伝送サービスを提供し、ISO/IE
C13213で必要とされるリクエストレスポンスプロトコル
(Request Response Protocol)を実現する。

【００２０】すなわち、IEEE1394規格によるデータ転送
方式としては、アイソクロナス伝送の他に、アシンクロ
ナス伝送があり、トランザクション層は、アシンクロナ
ス伝送の処理を行う。アシンクロナス伝送で伝送される
データは、トランザクション層のプロトコルに要求する
処理の単位であるリードトランザクション(read Transa
ction)、ライトトランザクション(write Transactio
n)、ロックトランザクション(lock Transaction)の３種
類のトランザクションによって、IEEE1394機器間で伝送
される。アシンクロナス伝送によって伝送されるパケッ
トについては、後に詳述する。

【００２１】リンク層は、アクノリッジ(Acknowledge)
を用いたデータ伝送サービス、アドレス処理、データエ
ラー確認、データのフレーミング等の処理を行う。リン
ク層が行う１つのパケット伝送はサブアクションと呼ば
れ、サブアクションには、アシンクロナスサブアクショ
ン(Asynchronous Subaction)およびアイソクロナスサブ
アクション(Isochronous Subaction)の２種類がある。

【００２２】アシンクロナスサブアクションは、ノード
（IEEE1394においてアクセスできる単位）を特定する物
理ID(Physical Identification)、およびノード内のア
ドレスを指定して行われ、データを受信したノードは、
アクノリッジを返送する。但し、IEEE1394シリアルバス
内の全てのノードにデータを送るアシンクロナスブロー
ドキャストサブアクションでは、データを受信したノー
ドは、アクノリッジを返送しない。

【００２３】一方、アイソクロナスサブアクションで
は、データが、一定周期（前述したように、１２５μ
ｓ）で、チャンネル番号を指定して伝送される。なお、
アイソクロナスサブアクションでは、アクノリッジは返
送されない。

【００２４】物理層は、リンク層で用いる論理シンボル
を電気信号に変換する。さらに、物理層は、リンク層か
らのアービトレーション（IEEE1394シリアルバスを使用
するノードが競合したときの調停）の要求に対する処理
を行ったり、バスリセットに伴うIEEE1394シリアルバス
の再コンフィグレーションを実行し、物理IDの自動割り
当てを行ったりする。

【００２５】シリアスバス管理では、基本的なバス制御
機能の実現とISO/IEC13212のCSR(Control&Status Regis
ter Architecture)が提供される。シリアスバス管理
は、ノードコントローラ(Node Controllor)、アイソク
ロナスリソースマネージャ(Isochronous Resource Mana
ger)、およびバスマネージャ(Bus Manager)の機能を有
する。ノードコントローラは、ノードの状態、物理ID等
を制御し、トランザクション層、リンク層、および物理
層を制御する。アイソクロナスリソースマネージャは、
アイソクロナス通信に用いられるリソースの利用状況を
提供するもので、アイソクロナス通信を行うためには、
IEEE1394シリアルバスに接続された機器の中に少なくと
も１つ、アイソクロナスリソースマネージャの機能を有
するIEEE1394機器が必要である。バスマネージャは、各
機能の中では、最も高機能であり、IEEE1394シリアルバ
スの最適利用を図ることを目的とする。なお、アイソク
ロナスリソースマネージャとバスマネージャの存在は、
任意である。

【００２６】このようなレイヤ構造に基づいてIEEE1394
モジュール１のリンク層デバイス１３、および物理層デ
バイス１４が機能し、CPU（中央演算装置）２１、ROM２
２、およびRAM２３から構成されるホストシステムによ
り処理されたデータ（処理対象のデータ）が、適宜、IE
EE1394シリアルバス３−１乃至３−３にデータを送出す
るためのバッファメモリにDMA転送される。以下におい
て、IEEE1394シリアルバス３−１乃至３−３のそれぞれ
を個々に区別する必要がない場合、まとめてIEEE1394シ
リアルバス３と称する。

【００２７】図４は、図２のIEEE1394モジュール１によ
り構築されるDMA転送の機能構成例を示すブロック図で
ある。

【００２８】ホストバスインタフェース１１は、ホスト
バス２から取り込んだデータ（パケット）をアシンクロ
ナス送信DMA３１に転送し、また、アシンクロナス受信F
IFO(First In First Out)３６から転送されてきたデー
タをホストバス２に出力する。また、ホストバスインタ
フェース１１は、CPU２１から転送されてきた制御信号
を取り込み、それをレジスタ３４に出力し、CPU２１が
レジスタ３４に対して各種の設定を行うことができるよ
うにする。

【００２９】なお、ホストバスインタフェース１１は、
出力端子（XINT端子）を有しており、レジスタ３４の設
定をホストシステムに提示する。例えば、出力端子に
は、DMA転送が終了したことを通知する出力などがなさ
れる。

【００３０】アシンクロナス送信DMA３１は、レジスタ
３４の設定に基づいてDMAを起動し、CPU２１の処理対象
としてRAM２３に展開されているデータをパケット単位
で取得し、それを後段のアシンクロナス送信FIFO３２に
転送する（書き込ませる）。なお、図４においては、ホ
ストシステム（RAM２３）からIEEE1394シリアルバス３
に対する転送をデータの送信とし、IEEE1394シリアルバ
ス３からホストシステム（RAM２３）に対する転送をデ
ータの受信としている。

【００３１】アシンクロナス送信DMA３１は、後に詳述
するように、CPU２１により指定されたパケットをRAM２
３から取得し、アシンクロナス送信FIFO３２に転送する
が、そのパケットを構成するデータがRAM２３の離れた
メモリ領域に分散して存在する場合、それぞれのデータ
に対してDMAを起動して転送する。例えば、あるパケッ
トのヘッダ部とデータ部がそれぞれ離れたメモリ領域に
分散して存在する場合、１回目のDMAでそのヘッダ部を
転送し、２回目のDMAでそのデータ部を転送する。

【００３２】従って、転送するパケットを構成するデー
タが、複数のメモリ領域に離れて存在する場合であって
も、パケットの編成を行うことなく、DMA転送を行うこ
とができる。当然、転送するパケットが連続したメモリ
領域に存在する場合、そのパケットは、１回のDMAでア
シンクロナス送信FIFO３２に書き込まれる。

【００３３】また、アシンクロナス送信DMA３１は、RAM
２３から取得したパケットを正しくフォーマットし、例
えば、アシンクロナスパケットとしてIEEE1394シリアル
バス３にデータを送出できるようにする。

【００３４】アシンクロナス送信FIFO３２は、アシンク
ロナス送信DMA３１から供給されてきたパケットを蓄積
するバッファとしての機能を有しており、レジスタ３４
に設定されているパケット数に達したとき（設定されて
いるパケット数のデータが書き込まれたとき）、蓄積し
ているパケットをひとまとまりとして、リンク層／物理
層３３に転送し、IEEE1394シリアルバス３に送出させ
る。

【００３５】リンク層／物理層３３は、上述したリンク
層デバイス１３、および物理層デバイス１４の機能ブロ
ックであり、例えば、アシンクロナス送信DMA３１や、
アシンクロナス送信DMA３５に対して、必要なサービス
を提供する。例えば、物理層デバイス１４の機能によ
り、上述したように、IEEE1394シリアルバス３へのアク
セス権の獲得や、パケットの送受信、或いはアクノレッ
ジパケットの送受信などが提供される。

【００３６】レジスタ３４は、CPU２１からの制御に基
づいて、DMA転送に関する各種の情報を設定する。例え
ば、レジスタ３４には、DMA転送するパケットのRAM２３
上におけるアドレスやパケットサイズ、或いは、１つの
パケットをアシンクロナス送信FIFO３２に書き込む毎
（不連続のメモリ領域に格納されている場合、それぞれ
のデータを書き込む毎）に出力されるXDDONE信号のアサ
ート回数などが設定される。

【００３７】アシンクロナス受信DMA３５は、リンク層
／物理層３３から供給されてくるパケットを取得し、そ
れが自分自身のノード宛のパケットであるか否かを判断
する。そして、供給されてきたパケットが自分自身のノ
ード宛のものであると判断した場合、それを後段のアシ
ンクロナス受信FIFO３６に転送し、蓄積させる。アシン
クロナス受信FIFO３６に蓄積されたパケットは、所定の
タイミングで読み出され、ホストバスインタフェース１
１を介してホストバス２に送出される。

【００３８】以上のようなDMA転送の機能構成におい
て、RAM２３に格納されているデータが、アシンクロナ
スパケットとしてIEEE1394シリアルバス３に送出され
る。

【００３９】ここで、IEEE1394シリアルバス３に送出さ
れるアシンクロナスパケットについて説明する。

【００４０】アシンクロナスパケットは、「ペイロード
なしのパケット」、「クアドレットペイロードのパケッ
ト」、および「データペイロード付きのパケット」の３
種類のパケットに分類することができる。

【００４１】そして、「ペイロードなしのパケット」
は、さらに、相手先ノードの特定のメモリアドレスか
ら、１クアドレットのデータを読み出すために使用され
る「Readrequest for date quadlet packet」と、ライ
トリクエストに対するレスポンスコードを返すために使
用される「Write response packet」が定義されてい
る。

【００４２】また、「クアドレットペイロードのパケッ
ト」は、パケットヘッダの中に１クアドレットのデータ
を含むパケットであり、さらに、相手先ノードの特定の
オフセットアドレスから、指定した長さのデータを読み
出すために使用される「Readrequest for date-block p
acket」、相手先ノードの特定のオフセットアドレスに
１クアドレットのデータを書き込むために使用される
「Write request for date quadlet packet」、アイソ
クロナスサイクルの開始を示すために使用される「Cycl
e start packet」、およ１クアドレットのデータを読み
込むために使用される「Read response for date quadl
et packet」が定義されている。

【００４３】さらに、「データペイロード付きのパケッ
ト」は、ペイロードとして送信されてきたデータを、相
手先の特定のオフセットアドレスから始まるアドレスに
書き込むために使用される「Write request for date-b
lock packet」、ロックコマンドを送信するために使用
される「Lock request packet」、「Read request for
date-block」コマンドに対応してデータを送り返すため
に使用される「Read response for date-block packe
t」、および「Lock request packet」に対する応答とし
て使用される「Lock response packet」が定義されてい
る。

【００４４】なお、これらのパケットの構造を含む詳細
な説明に関しては、例えば、トリケップス社「IEEE1394
マルチメディアインタフェース」に記載されている。

【００４５】次に、図５のフローチャートを参照して、
CPU２１の処理対象としてRAM２３に展開されているデー
タをDMA転送し、IEEE1394シリアルバス３に送出する処
理について説明する。

【００４６】ステップＳ１において、CPU２１は、RAM２
３に展開されているパケットのうちのDMA転送するパケ
ットのサイズと、そのアドレスをレジスタ３４に設定す
る。また、CPU２１は、ステップＳ２において、DMA転送
する毎にアサートされるXDDONE信号のアサート回数をレ
ジスタ３４に設定する。

【００４７】すなわち、アシンクロナス送信DMA３１
は、レジスタ３４に設定されたアサート回数に基づい
て、アシンクロナス送信FIFO３２に蓄積されたパケット
をIEEE1394シリアルバス３（リンク層／物理層３３）に
送出するタイミングを判断する。

【００４８】そして、ステップＳ３において、アシンク
ロナス送信DMA３１は、ステップＳ１で設定されたアド
レスとサイズに対応するデータをアシンクロナス送信FI
FO３２にDMA転送する。

【００４９】図６に示すように、例えば、DMA転送する
ことが指定されたパケットを構成するヘッダ部が＃Ｎ乃
至＃Ｎ＋１のメモリ領域に記述されており、そのデータ
部が＃Ｎ＋１乃至＃Ｎ＋３のメモリ領域に記述されてい
る場合（連続したメモリ領域に記述されている場合）、
アシンクロナス送信DMA３１は、＃Ｎ乃至＃Ｎ＋３のメ
モリ領域に記述されているデータ（パケット）を１回の
DMA転送でアシンクロナス送信FIFO３２に書き込む。

【００５０】一方、図７に示すように、DMA転送するこ
とが指定されたパケットを構成するヘッダ部が＃Ｍ乃至
＃Ｍ＋１のメモリ領域に記述されており、そのデータ部
が＃Ｍ＋３乃至＃Ｍ＋５のメモリ領域に記述されている
場合（不連続のメモリ領域に分散して記述されている場
合）、アシンクロナス送信DMA３１は、１回目のDMA転送
で、＃Ｍ乃至＃Ｍ＋１のメモリ領域に記述されているヘ
ッダ部をアシンクロナス送信FIFO３２に書き込み、後述
する判定処理（ステップＳ５）を行った後の２回目のDM
A転送で、＃Ｍ＋３乃至＃Ｍ＋５のメモリ領域に記述さ
れているデータ部をアシンクロナス送信FIFO３２に書き
込む。

【００５１】図６、および図７の右側に示すように、デ
ータをDMA転送でアシンクロナス送信FIFO３２に書き込
む毎に、XDDONE信号がアサートされている。

【００５２】そして、ステップＳ４において、アシンク
ロナス送信DMA３１は、XDDONE信号がアサートされるこ
とに応じて、ステップＳ２で設定されたアサート回数を
１だけディクリメントする。

【００５３】ステップＳ５において、アシンクロナス送
信DMA３１は、ステップＳ４でXDDONE信号の回数をディ
クリメントすることに応じて、レジスタに設定されてい
るXDDONE信号の残りのアサート回数が０となったか否か
を判定することにより、アシンクロナス送信FIFO３２に
蓄積されている複数のパケットをひとまとまりとして、
後段のリンク層／物理層３３に送出するタイミングとな
ったか否かを判定する。

【００５４】アシンクロナス送信DMA３１は、ステップ
Ｓ５で、XDDONE信号の残りのアサート回数が０となって
いないと判定した場合、ステップＳ３に戻り、それ以降
の処理を繰り返し実行する。すなわち、上述した図７の
例において、＃Ｍ＋３乃至＃Ｍ＋５のメモリ領域に記述
されているデータ部が２回目のDMA転送によりアシンク
ロナス送信FIFO３２に書き込まれる。

【００５５】一方、アシンクロナス送信DMA３１は、ス
テップＳ５で、XDDONE信号の残りのアサート回数が０と
なったと判定した場合、ステップＳ６に進み、アシンク
ロナス送信FIFO３２に蓄積されているパケットをひとま
とまりとしてIEEE1394シリアルバス３に送出させる。

【００５６】そして、アシンクロナス送信DMA３１は、
ステップＳ７で、レジスタ３４の所定のビット（割り込
み（interrupt）のレジスタのビット）をHighレベルに
設定し、ホストシステムに対して、DMA転送の終了を通
知する。DMA転送の終了を通知するためのレジスタ３４
の所定のビットがHighレベルになったとき、ホストイン
タフェース１１の出力端子に、それが反映され、DMA転
送が終了したことがホストシステムに通知される。

【００５７】以上のような処理により、例えば、あるパ
ケットを構成するデータが連続したメモリ領域にない場
合であっても、それぞれのデータをDMA転送するように
したので、パケットの編成といった、余計な処理を省略
することが可能となる。

【００５８】また、レジスタ３４に設定するだけなの
で、DMA転送の回数を容易に設定、変更することが可能
となる。さらに、ホストインタフェース１１に提示され
るため、DMA転送の終了を容易に確認することができ
る。

【００５９】

【発明の効果】本発明のデータ転送方法によれば、中央
演算装置の処理対象として所定のメモリに格納されてい
るパケットを中央演算装置の制御によらずにバッファメ
モリに転送し、バッファメモリに転送したパケットの数
が所定の数となったとき、所定の数のパケットをひとま
とまりとしてIEEE1394シリアルバスに送出する。また、
パケットを構成するデータを、メモリの不連続な領域に
分散して格納されている場合、パケットを構成するデー
タのそれぞれを、バッファメモリに転送するようにした
ので、パケットを構成するデータが、不連続なメモリ領
域に分散して存在する場合であっても、パケットの編成
を行うことなく、容易にDMA転送を行うことができる。

【図面の簡単な説明】

【図１】従来のパケット編成を説明する図である。

【図２】本発明を適用したIEEE1394モジュールの構成例
を示すブロック図である。

【図３】IEEE1394シリアルバスのレイヤ構造を示す図で
ある。

【図４】DMA転送の機能構成例を示すブロック図であ
る。

【図５】IEEE1394モジュールの処理を説明するフローチ
ャートである。

【図６】DMA転送の例を示す図である。

【図７】DMA転送の他の例を示す図である。

【符号の説明】

１ IEEE1394モジュール，３−１乃至３−３ IEEE13
94シリアルバス，１１ホストバスインタフェース，
１２ DMAコントローラ，１３リンク層デバイ
ス，１４物理層デバイス，１５−１乃至１５−３
ポート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｌ 12/28 ２００Ｈ０４Ｌ 12/28 ２００Ｚ (72)発明者貝吹太志東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者中村郁夫東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 5B061 DD07 DD09 DD11 FF03 FF04 GG06 RR03 5B077 AA23 BB05 DD02 GG36 MM02 NN02 5K033 DB13 EA07

Claims

【特許請求の範囲】

【請求項１】中央演算装置の処理対象として所定のメ
モリに格納されているパケットを前記中央演算装置の制
御によらずにバッファメモリに転送する転送ステップ
と、前記転送ステップの処理により、前記バッファメモリに
転送された前記パケットの数が所定の数となったとき、
前記所定の数のパケットをひとまとまりとしてIEEE1394
シリアルバスに送出する送出ステップとを含み、前記パケットを構成するデータが、前記メモリの不連続
な領域に分散して格納されている場合、前記パケットを
構成するデータのそれぞれが、前記転送ステップの処理
により前記バッファメモリに転送されることを特徴とす
るデータ転送方法。
【請求項２】前記パケットは、アシンクロナスパケッ
トであることを特徴とする請求項１に記載のデータ転送
方法。
【請求項３】前記転送ステップの処理により前記パケ
ット、または前記データが前記バッファメモリに転送さ
れる毎に、所定の信号を出力する出力ステップと、前記出力ステップの処理により出力された前記信号の出
力回数を計数する計数ステップとをさらに含み、前記計数ステップの処理による計数結果に基づいて、前
記送出ステップの処理により、前記所定の数のパケット
が前記IEEE1394シリアルバスに送出されることを特徴と
する請求項１に記載のデータ転送方法。