JP2003023471A - パケット送受信処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 データ転送時におけるＣＰＵの介入による転
送レートの低下を少なくし、効率的にＩＥＥＥ１３９４
Ｂｕｓを使用できるパケット送受信処理回路を提供す
る。 【解決手段】 受信したパケットから必要な情報を取得
し、あるいは送信するパケットデータを構成するパケッ
ト処理回路１１２と、送信パケットデータを格納し、あ
るいはパケット処理回路１１２宛の受信パケットデータ
を格納する第一、及び第二の送受信ＦＩＦＯ１０６，１
０７と、ＣＰＵからの送信パケットデータ及び、ＣＰＵ
宛の受信パケットデータを格納する多目的ＦＩＦＯ１１
５と、受信したパケットを識別する受信フィルタ回路１
０８と、直接読み出したパケットデータを、リンクコア
回路へ引き渡すパケット送信回路１０３と、受信したパ
ケットデータをリンクコア回路から受け取り、上記多目
的ＦＩＦＯ１１５、上記第一、及び第二の送受信ＦＩＦ
Ｏ１０６，１０７へ格納するパケット受信回路１０４と
を備えるものとした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パケット送受信処
理回路に関し、特にコンピュータと光ディスクドライブ
等の周辺機器との間を通信媒体を介してデータやコマン
ド等をパケット単位で伝送するパケット送受信処理回路
に関するものである。

【０００２】

【従来の技術】近年、ＡＶ機器やコンピュータ機器等を
接続するディジタルインターフェースとして、ＩＥＥＥ
１３９４方式が注目されている。この方式は、従来のＳ
ＣＳＩ方式等によるコンピュータ機器間の通信のみなら
ず、ＡＶ機器間での通信にも用いることができるもので
ある。これは、ＩＥＥＥ１３９４方式が、アシンクロナ
ス（Ａｓｙｎｃｈｒｏｎｏｕｓ）通信とアイソクロノス
（Ｉｓｏｃｈｒｏｎｏｕｓ）通信とが定義されているた
めである。アシンクロナス通信は、コンピュータデータ
の伝送のようにリアルタイム性が要求されず、むしろ信
頼性を要求するデータの伝送に用いられる通信方法であ
り、アイソクロノス通信は、動画のＡＶデータ等のよう
にデータの信頼性よりもリアルタイム性が要求されるデ
ータの伝送に用いられる通信方法である。従って、一般
的にＩＥＥＥ１３９４方式を用いて、例えばコンピュー
タデータをＤＶＤ−ＲＡＭドライブ装置等に格納した
り、ＤＶＤ−ＲＡＭドライブ装置から記録済みのコンピ
ュータデータを読み出したりする際には、アシンクロナ
ス通信によりデータが伝送される。

【０００３】図５はＩＥＥＥ１３９４で定義されている
非同期パケットの一部の構造を示すパケット構造図であ
る。ＩＥＥＥ１３９４では、動作の要求を行うための要
求パケット（リクエストパケット）と、要求パケットに
よって要求された動作の結果を返すための応答パケット
（レスポンスパケット）が定義されている。いずれのパ
ケットに対しても、パケットを受信した場合には、パケ
ットの受信状態を示すアクノリッジパケット（ａｃｋｎ
ｏｌｅｄｇｅ ｐａｃｋｅｔ、以下Ａｃｋパケットと略
す）を相手機器に返す。Ａｃｋパケットには、データの
処理完了を示すａｃｋ＿ｃｏｍｐｌｅｔｅと、データの
受信は完了したが処理中であることを示すａｃｋ＿ｐｅ
ｎｄｉｎｇと、データの再送要求を示すａｃｋ＿ｂｕｓ
ｙ等の状態を示すものがある。要求パケットと応答パケ
ットとは通常、対をなして使用されるが、Ａｃｋパケッ
トの内容によってはＡｃｋパケットの受信で処理が完了
する場合もある。

【０００４】アシンクロナスパケットの送受信は、図５
に示すようなフォーマットで行われる。転送パケットの
第１クワドレットは、１６ビットのデスティネーション
ＩＤ(DestinationID)領域と、６ビットのトランザクシ
ョンラベル(TLabel) 領域と、２ビットのリトライコー
ドＲｔ(retry code)領域と、４ビットのトランザクショ
ンコードＴＣｏｄｅ(transanction code) 領域と、４ビ
ットのプライオリティＰｒｉ(priority)領域とから構成
されている。デスティネーションＩＤ領域はこのノード
のバスナンバーとノードナンバーを示し、プライオリテ
ィ領域は優先レベルを示す。

【０００５】第２クワドレット及び第３クワドレット
は、１６ビットのソースＩＤ(sourceID) 領域と、４８
ビットのディスティネーション・オフセット(destinati
onoffsetlo)領域により構成されている。ソースＩＤ領
域はこのパケットを送ったノードＩＤを示し、ディステ
ィネーションオフセット領域はハイ(High)およびロー(L
ow) の連続した領域からなり、ディスティネーション・
ノードのアドレス空間のアドレスを示す。

【０００６】第４クワドレットは、１６ビットのデータ
長(data Length) 領域と、１６ビットのイクステンディ
ド・トランザクション・コード(extended Tcode)領域に
より構成されている。データ長領域は受信したパケット
のバイト数を示し、イクステンディド Tcode領域はＴｃ
ｏｄｅがロック・トランザクション(Lock transaction)
の場合、このパケットのデータが行う実際のロック動作
(Lock Action) を示す領域である。

【０００７】データフィールド(data field)領域の前の
クワドレットに付加されたヘッダＣＲＣ（header CRC)
領域は、パケットヘッダの誤り検出符号である。また、
データフィールド(data field)領域の後のクワドレット
に付加されたデータＣＲＣ（data CRC) 領域は、データ
フィールドの誤り検出符号である。

【０００８】図６は、従来のＩＥＥＥ１３９４シリアル
インタフェース回路の構成を示すブロック図である。こ
のシリアルインタフェース回路は、パケット送受信処理
回路５１と、搭載される機器とのＤＭＡインターフェー
スを制御するコントローラＤＭＡＣ５２と、制御マイコ
ン等のＣＰＵ５３とにより構成されている。

【０００９】以下、パケット送受信処理回路５１の構成
について説明する。図６に示すように、パケット送受信
回路５１は、物理層コントローラ５０１と、リンク層コ
ントローラ５０２と、パケット送信回路５０３と、パケ
ット受信回路５０４と、送受信ＦＩＦＯ５０５と、受信
フィルタ回路５０８と、送信ＦＩＦＯ５０９と、受信Ｆ
ＩＦＯ５１０と、送信フィルタ回路５１１と、パケット
処理回路５１２と、を備えている。

【００１０】物理層コントローラ５０１は、バスのイニ
シャライズ、データのエンコード／デコード、アービト
レーション、バイアス電圧の出力／検出等の機能を持
ち、パケットデータ送受信の際にＢｕｓの調停を行う。

【００１１】リンク層コントローラ５０２は、誤り訂正
符号の生成／検出、パケットの生成／検出等の機能を持
ち、パケットデータ送信の際にはパケットデータをＢｕ
ｓ上に送出し、パケットデータ受信の際にはＩＥＥＥ１
３９４Ｂｕｓ上からパケットデータを受け取る。

【００１２】パケット受信回路５０４は、受信したパケ
ットデータをリンク層コントローラ５０２から受け取
り、受信フィルタ回路５０８に送信する。受信フィルタ
回路５０８は、受信したパケットデータのヘッダ部にあ
るパケット識別子から何のデータであるかを識別し、応
答パケットを受信したならば送受信ＦＩＦＯ５０５に分
類して格納し、それ以外のパケットを受信したならば、
コマンドなどを受信する受信ＦＩＦＯ５１０に分類して
格納する。

【００１３】パケット処理回路５１２は、受信したパケ
ットデータから必要な情報を取得し、あるいは、必要な
情報を取得するためのパケットデータを作成する。送信
フィルタ回路５１１は、パケット処理回路５１２で作成
されたパケットデータを入力し、送受信ＦＩＦＯ５０５
に出力する。送受信ＦＩＦＯ５０５は、第一の送受信Ｆ
ＩＦＯ５０６と第二の送受信ＦＩＦＯ５０７とで構成さ
れ、パケット処理回路５１２で作成された送信パケット
データや、パケット処理回路５１２に送信される受信パ
ケットデータを格納する。

【００１４】送信ＦＩＦＯ５０９は、パケット処理回路
５１２で作成された送信パケットデータを入力し、パケ
ット送信回路５０３へ出力する。パケット送信回路５０
３は、送受信ＦＩＦＯ５０５、及び送信ＦＩＦＯ５０９
に格納されたパケットデータをリンク層コントローラ５
０２へ引き渡して送信する。

【００１５】次に、図７及び図８は従来のパケット送受
信処理回路５１の動作を説明するための動作説明図であ
る。図７は従来のパケット送受信処理回路５１がコンピ
ュータからデータを読み出す、つまりコンピュータから
データを含むパケットを受信した場合の動作説明図であ
り、図８は図７のデータ受信中に、ＣＰＵ宛のパケット
を受信した場合、つまりデータ転送に関係ないパケット
の処理が発生した場合の動作説明図である。なお、各図
は横軸に時間軸を取っている。

【００１６】このように構成された従来のパケット送受
信の動作について、図面を用いて説明する。また、以下
の説明ではパケット送受信に関する物理層コントローラ
５０１、及びリンク層コントローラ５０２の動作は省略
している。

【００１７】まず、コンピュータからデータを受信する
場合の動作について、図７を用いて説明する。コンピュ
ータからデータを読み出すための読み出しリクエスト
（ＢＲＲＱ）がパケット処理回路５１２により作成され
ると、送信フィルタ回路５１１を介して送信ＦＩＦＯ５
０９へ格納される。ＩＥＥＥ１３９４Ｂｕｓ上の調停が
完了後、パケット送信回路５０３によりＩＥＥＥ１３９
４Ｂｕｓ上にパケットが送出される。送信したＢＲＲＱ
に対してコンピュータから返信されてきたＡｃｋパケッ
トをパケット受信回路５０４が受信してＢＲＲＱの送信
が完了する。

【００１８】次にＢＲＲＱに対して、コンピュータが返
したデータを含んだ読み出しレスポンス（ＢＲＲＳ）を
パケット受信回路５０４が受信する。この時、パケット
送信回路５０３は受信したＢＲＲＳに対するＡｃｋパケ
ットをコンピュータ宛に送信する。受信したＢＲＲＳは
受信フィルタ回路５０８により、コンピュータから読み
出したデータを含んだパケットであると判別されて第一
の送受信ＦＩＦＯ５０６に格納される。第一の送受信Ｆ
ＩＦＯ５０６に格納されたＢＲＲＳのデータフィールド
部をＤＭＡＣ５２へ送出し、コンピュータからデータを
読み出す一連の動作が完了する。

【００１９】この時、上述したパケット送受信処理回路
５１において、コンピュータからＢＲＲＳを受信処理中
に、次の読み出しのためのＢＲＲＱがパケット処理回路
５１２により作成され、送信フィルタ回路５１１を介し
て送信ＦＩＦＯ５０９へ格納される。この後、ＢＲＲＳ
の受信動作が完了した後に、パケット送信回路５０３か
らＩＥＥＥ１３９４Ｂｕｓ上へＢＲＲＳが送出される。

【００２０】以後、同様に、パケット受信回路５０４で
コンピュータからＢＲＲＳを受信すると、受信フィルタ
回路５０８により、ＢＲＲＳと判別されて、第二の送受
信ＦＩＦＯ５０７に格納される。

【００２１】このようにして、先に受信したＢＲＲＳの
データフィールド部を処理中に次の読み出し手段を講じ
ることで、最大２つのコンピュータからの読み出し処理
をオーバーラップさせ、転送レートを向上させている。

【００２２】次に、コンピュータからデータを受信処理
中にＣＰＵ宛にリクエストパケットを受信した場合の動
作について、図８を用いて説明する。まず、コンピュー
タからデータを読み出すための読み出しリクエスト（Ｂ
ＲＲＱ）がパケット処理回路５１２により作成される
と、送信フィルタ回路５１１を介して送信ＦＩＦＯ５０
９へ格納される。この後、ＩＥＥＥ１３９４Ｂｕｓ上の
調停が完了後、パケット送信回路５０３によりＩＥＥＥ
１３９４Ｂｕｓ上にパケットが送出される。送信したＢ
ＲＲＱに対してコンピュータから返信されてきたＡｃｋ
パケットをパケット受信回路５０４が受信してＢＲＲＱ
の送信が完了する。

【００２３】次に、ＣＰＵ５３宛にリクエストパケット
（ＱＲＲＱ）を受信した場合、受信したＱＲＲＱはパケ
ット受信回路５０４から受信フィルタ回路５０８に受け
渡され、ＣＰＵ５３宛のパケットであると判別されて受
信ＦＩＦＯ５１０へ格納される。

【００２４】ＣＰＵ５３がＱＲＲＱを処理している間
に、ＢＲＲＱに対してコンピュータが返したデータを含
む読み出しレスポンス（ＢＲＲＳ）をパケット受信回路
５０４が受信する。この時、パケット送信回路５０３は
受信したＢＲＲＳに対するＡｃｋパケットをコンピュー
タ宛に送信する。受信したＢＲＲＳは受信フィルタ回路
５０８により、コンピュータから読み出したデータを含
んだパケットであると判別されて第一の送受信ＦＩＦＯ
５０６に格納される。第一の送受信ＦＩＦＯ５０６に格
納されたＢＲＲＳのデータフィールド部はＤＭＡＣ５２
へ送出し、コンピュータからデータを読み出す一連の動
作が完了する。

【００２５】そして、ＣＰＵ５３へはこの時点で割り込
みが入り（一時停止）、パケット処理回路５１２の動作
を一時停止させる。続いて、ＣＰＵ５３はこのＱＲＲＱ
を読み出して、内容を解析し、このＱＲＲＱに対するレ
スポンスパケット（ＱＲＲＳ）を作成する。作成したＱ
ＲＲＳは送信フィルタ回路５１１を介して送信ＦＩＦＯ
５０９に格納され、この後、パケット送信回路５０３を
介してＩＥＥＥ１３９４Ｂｕｓ上へ送信できるようにＢ
ｕｓを調停させる。ＱＲＲＳ送信のための調停が完了し
たなら、パケット送信回路５０３は送信ＦＩＦＯ５０９
より先ほどのＱＲＲＳを読み出し、ＩＥＥＥ１３９４Ｂ
ｕｓ上へ送出する。パケット受信回路５０４は、送信し
たＱＲＲＳに対して返信されててきたＡｃｋパケットを
受信してＣＰＵ５３の一連の処理が完了する。

【００２６】この後、ＣＰＵ５３から先ほど一時停止さ
せたパケット処理回路５１２のパケット送受信処理を再
開させる。そして、次の読み出しのためのＢＲＲＱがパ
ケット処理回路５１２により作成され、送信のための調
停が完了次第、パケット送信回路５０３からＩＥＥＥ１
３９４Ｂｕｓ上へ送出される。

【００２７】以後、同様に、パケット受信回路５０４で
コンピュータからのＢＲＲＳを受信すると、受信フィル
タ回路５０８により、ＢＲＲＳと判別されて、第二の送
受信ＦＩＦＯ５０７に格納される。

【００２８】

【発明が解決しようとする課題】しかしながら、上記の
従来のパケット送受信処理回路においては、送信ＦＩＦ
Ｏ５０９と受信ＦＩＦＯ５１０とを別々に持っている
が、例えば、データ転送中に、制御等の即座に対応する
必要のあるパケット処理が発生した場合、データ転送中
であれば、そのデータ転送処理を一時中断して、先にそ
の制御系のパケット処理を行わなければならず、ＣＰＵ
の介入によるデータ転送レートの低下が課題になってい
た。また、回路規模の問題から、ＣＰＵとパケット送受
信処理回路とで、一部、送信／受信のためのＦＩＦＯを
兼用していたため、ＣＰＵが処理できる時にデータの処
理ができない事態が発生していた。これはドライブ等の
単一のＣＰＵ制御による複数のタスクに別れた大きなシ
ステムに組み込まれた場合、ＣＰＵがＩＥＥＥ１３９４
に対して割いた時間内に処理しきれないことが起こり、
ＣＰＵ処理を先延ばしにさせることで転送レートを低下
せざるを得ない事態を招く可能性があった。

【００２９】本発明はかかる問題点を解消するためにな
されたものであり、効率の良いデータ転送処理を実現す
ることができるパケット送受信処理回路を提供すること
を目的とする。

【００３０】

【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１に記載のパケット送受信処理回路
は、ヘッダ部とデータ部から構成され、ヘッダ部に少な
くとも一つ以上のパケット識別子を有する要求パケット
と、少なくとも一つ以上のパケット識別子および応答識
別子とを有する応答パケットによってパケット単位でデ
ータの送受信を処理するパケット送受信処理回路におい
て、受信したパケットデータからの必要な情報の取得、
及び送信するパケットデータの構成、をするパケット処
理回路と、上記パケット処理回路により構成された送信
パケットデータ、及び上記パケット処理回路宛の受信パ
ケットデータ、を格納する第一の送受信ＦＩＦＯ、及び
第二の送受信ＦＩＦＯと、ＣＰＵにより構成された送信
パケットデータ、及びＣＰＵ宛の受信パケットデータを
格納する多目的ＦＩＦＯと、上記第一の送受信ＦＩＦＯ
と、上記第二の送受信ＦＩＦＯ、及び上記多目的ＦＩＦ
Ｏに格納されたパケットデータ、及び上記パケット処理
回路から直接読み出したパケットデータ、を送信するパ
ケット送信回路と、パケットデータを受信するパケット
受信回路と、受信したパケットをヘッダ部のパケット識
別子から識別して第一の送受信ＦＩＦＯまたは第二の送
受信ＦＩＦＯまたは多目的ＦＩＦＯのいずれかに分類し
て格納する受信フィルタ回路と、を備えたことを特徴と
するものである。

【００３１】また、本発明の請求項２に記載のパケット
送受信処理回路は、請求項１記載のパケット送受信処理
回路において、パケットを送受信する際に、独立した少
なくとも二つ以上の記憶手段を用い、第一の記憶手段内
で送信パケットデータを構成するのと独立して、第二の
記憶手段内で送信パケットデータを構成する、あるい
は、第一の記憶手段内で送信パケットデータを構成する
のと独立して、第二の記憶手段内に受信パケットデータ
を格納する、あるいは、第一の記憶手段内に受信パケッ
トデータを格納するのと独立して、第二の記憶手段内で
送信パケットデータを構成する、あるいは、第一の記憶
手段内に受信パケットデータを格納するのと独立して、
第二の記憶手段内に受信パケットデータを格納するよう
にしたことを特徴とするものである。

【００３２】また、本発明の請求項３に記載のパケット
送受信処理回路は、請求項１記載のパケット送受信処理
回路において、上記パケット処理回路は、パケットデー
タの送信前に送信要求信号を発信し、送信可能な状態に
なるとパケットデータを作成する第一のパケットデータ
作成／送出回路、及び第二のパケットデータ作成／送出
回路を備え、上記パケット送信回路は、上記送信要求信
号を受信し、送信可能な状態になると該パケット処理回
路からパケットデータを直接読み出して送信することを
特徴とするものである。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、以下、図面を参照しながら説明する。尚、ここで示
す実施の形態はあくまでも一例であって、必ずしもこの
実施の形態に限定されるものではない。

【００３４】（実施の形態１）まず、本発明の請求項１
及び請求項２に記載のパケット送受信回路を第１の実施
の形態として、図面を参照しながら説明する図１は、本
発明の実施の形態１によるパケット送受信処理回路の構
成を示すブロック図である。

【００３５】このシリアルインタフェース回路は、パケ
ット送受信処理回路１１と、搭載される機器とのＤＭＡ
インタフェースを制御するコントローラＤＭＡＣ１２
と、制御マイコン等のＣＰＵ１３とにより構成されてい
る。なお、以下、このシリアルインタフェース回路はＩ
ＥＥＥ１３９４Ｂｕｓを介して接続されているコンピュ
ータとの間でパケットデータを送受信するものとして説
明する。

【００３６】次に、パケット送受信処理回路１１の構成
について説明する。図１に示すように、パケット送受信
処理回路１１は、物理層コントローラ１０１と、リンク
層コントローラ１０２と、パケット送信回路１０３と、
パケット受信回路１０４と、送受信ＦＩＦＯ１０５と、
受信フィルタ回路１０８と、パケット処理回路１１２
と、多目的ＦＩＦＯ１１５と、を備えている。

【００３７】物理層コントローラ１０１は、バスのイニ
シャライズ、データのエンコード／デコード、アービト
レーション、バイアス電圧の出力／検出等の機能を持
ち、パケットデータ送受信の際にＢｕｓの調停を行う。

【００３８】リンク層コントローラ１０２は、誤り訂正
符号の生成／検出、パケットデータの生成／検出等の機
能を持ち、パケットデータ送信の際にはパケットデータ
をＢｕｓ上に送出し、パケットデータ受信の際にはＩＥ
ＥＥ１３９４Ｂｕｓ上からパケットデータを受け取る。

【００３９】パケット受信回路１０４は、受信したパケ
ットデータをリンク層コントローラ１０２から受け取
り、受信フィルタ回路１０８に送信する。受信フィルタ
回路１０８は、受信したパケットデータのヘッダ部にあ
るパケット識別子からデータの種類を識別し、受信した
パケットデータが応答パケットならば送受信ＦＩＦＯ１
０５に、それ以外のパケットデータならば多目的ＦＩＦ
Ｏ１１５に、分類して格納する。また、受信フィルタ回
路１０８は、イニシエータにデータを送信する時には、
受信したパケットのパケットラベル情報とパケット識別
情報と応答識別情報とから、受信したパケットデータが
予め送信した要求パケットに対する応答パケットであっ
て、データフィールドに送信するデータを含むものであ
ると判断すると、後述するパケット処理回路１１２にそ
の受信を知らせる。

【００４０】パケット処理回路１１２は、パケットデー
タを受信した際には、そのパケットデータから必要な情
報を取得し、パケットデータを送信する場合には、必要
な情報を取得するためのパケットデータを作成する。送
受信ＦＩＦＯ１０５は、第一の送受信ＦＩＦＯ１０６
と、第二の送受信ＦＩＦＯ１０７とで構成され、パケッ
ト処理回路１１２で作成された送信パケットデータ及び
パケット処理回路１１２に送信された受信パケットデー
タを格納する。

【００４１】多目的ＦＩＦＯ１１５は、ＣＰＵ１３で作
成された送信パケットデータ及びＣＰＵ１３で受信され
た受信パケットデータを格納する。パケット送信回路１
０３は、送受信ＦＩＦＯ１０５、及び、多目的ＦＩＦＯ
１１５に格納されたパケットデータと、パケット処理回
路１１２から直接読み出したパケットデータとをリンク
層コントローラ１０２へ引き渡して送信する。

【００４２】ここで、ＣＰＵ１３により処理されるパケ
ットデータを送受信時に他目的ＦＩＦＯ１１５に格納す
る一方、パケット処理回路１１２により処理されるパケ
ットデータを送受信時に送受信ＦＩＦＯ１０５に格納す
るように構成し、ＣＰＵ１３による処理と、パケット処
理回路１１２による処理を並行して実施することができ
るようにしている。つまり、ＣＰＵ１３により受信した
パケットデータの読み出しやレスポンスパケットの作成
がなされている間、パケット送受信処理回路１１は処理
を一時停止してＣＰＵ１３による処理の完了を待つこと
なく、パケット受信回路１０４によるパケットデータの
受信や、パケット処理回路１１２によるパケットデータ
の作成を実施することができるようにしている。

【００４３】また、ＩＥＥＥ１３９４を介してデータを
転送する際には、その転送速度により転送可能なパケッ
トの最大ペイロードサイズが規定されており、本実施の
形態１では、転送速度をＳ４００としたので、転送可能
なパケットに含まれるデータフィールド部のサイズは２
０４８バイト（５１２クワッドレット）、これにヘッダ
フィールド部のサイズ（１６バイト）を加えた２０６４
バイトが、最大ペイロードサイズとなる。また、転送速
度に応じたパケットを格納できるサイズのバッファ量が
必要となるが、２０６４バイトを第一の送受信ＦＩＦＯ
１０６、及び第二の送受信ＦＩＦＯ１０７のそれぞれの
サイズとした。

【００４４】このように構成されたパケット送受信処理
回路１１の動作について、図面を用いて説明する。ま
た、以下の説明ではパケット送受信処理回路１１に関す
る物理層コントローラ１０１、リンク層コントローラ１
０２の動作は省略している。

【００４５】図２及び図３は本発明の実施の形態１によ
るパケット送受信処理回路１１の動作を説明するための
動作説明図である。図２はパケット送受信処理回路１１
がコンピュータからデータを読み出す、つまりコンピュ
ータが送信したデータを含むパケットを受信する場合の
動作説明図であり、図３は図２のデータ受信中に、ＣＰ
Ｕ宛のパケットを受信した場合、つまりデータ転送に関
係ないパケットの処理が発生した場合の動作説明図であ
る。なお、各図は横軸に時間軸を取っている。

【００４６】まず、コンピュータからデータを受信する
場合の動作について、図２を用いて説明する。コンピュ
ータからデータを読み出すための読み出しリクエスト
（ＢＲＲＱ）がパケット処理回路１１２により作成され
ると、ＩＥＥＥ１３９４Ｂｕｓ上の調停が完了後、パケ
ット送信回路１０３によりＩＥＥＥ１３９４Ｂｕｓ上に
パケットが送出される。送信したＢＲＲＱに対してコン
ピュータから返信されてきたＡｃｋパケットをパケット
受信回路１０４が受信してＢＲＲＱの送信が完了する。

【００４７】次にＢＲＲＱに対してコンピュータが返し
たデータを含んだ読み出しレスポンス（ＢＲＲＳ）をパ
ケット受信回路１０４が受信する。この時、パケット送
信回路１０３は受信したＢＲＲＳに対するＡｃｋパケッ
トをコンピュータ宛に送信する。受信したＢＲＲＳは受
信フィルタ回路１０８により、コンピュータから読み出
したデータを含んだパケットであると判別されて第一の
送受信ＦＩＦＯ１０６に格納される。第一の送受信ＦＩ
ＦＯ１０６に格納されたＢＲＲＳのデータフィールド部
をＤＭＡＣ１２へ送出し、コンピュータからデータを読
み出す一連の動作が完了する。

【００４８】この時、上述したパケット送受信処理回路
１１において、コンピュータからＢＲＲＳを受信処理中
に、次の読み出しのためのＢＲＲＱがパケット処理回路
１１２により作成され、ＢＲＲＳ受信完了に合わせてパ
ケット処理回路１１２からＩＥＥＥ１３９４Ｂｕｓ上へ
送出される。

【００４９】以後、同様に、パケット受信回路１０４で
コンピュータからＢＲＲＳを受信すると、受信フィルタ
回路１０８により、ＢＲＲＳと判別されて、第二の送受
信ＦＩＦＯ１０７に格納される。次に、コンピュータか
らデータを受信処理中に、ＣＰＵ宛にリクエストパケッ
トを受信した場合の動作について、図３を用いて説明す
る。

【００５０】まず、コンピュータからデータを読み出す
ための読み出しリクエスト（ＢＲＲＱ）がパケット処理
回路１１２により作成されると、ＩＥＥＥ１３９４Ｂｕ
ｓ上の調停が完了後、パケット送信回路１０３によりＩ
ＥＥＥ１３９４Ｂｕｓ上にパケットが送出される。送信
したＢＲＲＱに対してコンピュータから返信されてきた
Ａｃｋパケットをパケット受信回路１０４が受信してＢ
ＲＲＱの送信が完了する。

【００５１】次に、ＣＰＵ１３宛にリクエストパケット
（ＱＲＲＱ）を受信した場合、受信したＱＲＲＱはパケ
ット受信回路１０４から受信フィルタ回路１０８に受け
渡され、ＣＰＵ１３宛のパケットであると判別されて多
目的ＦＩＦＯ１１５へ格納される。ＣＰＵ１３へはこの
時点で割り込みが入り、ＣＰＵ１３はこのＱＲＲＱを読
み出し、内容を解析してこのＱＲＲＱに対するレスポン
スパケット（ＱＲＲＳを作成する。作成したレスポンス
パケットはＣＰＵ１３により多目的ＦＩＦＯ１１５に格
納され、この時、パケット送信回路１０３を介してＩＥ
ＥＥ１３９４Ｂｕｓ上へ送信できるようにＢｕｓが調停
される。ＣＰＵ１３がＱＲＲＱを処理している間に、Ｂ
ＲＲＱに対してコンピュータが返したデータを含んだ読
み出しレスポンス（ＢＲＲＳ）をパケット受信回路１０
４が受信する。この時、パケット送信回路１０３は受信
したＢＲＲＳに対するＡｃｋパケットをコンピュータ宛
に送信する。受信したＢＲＲＳは受信フィルタ回路１０
８により、コンピュータから読み出したデータを含んだ
パケットであると判別されて第一の送受信ＦＩＦＯ１０
６に格納される。第一の送受信ＦＩＦＯ１０６に格納さ
れたＢＲＲＳのデータフィールド部はＤＭＡＣ１２へ送
出され、コンピュータからデータを読み出す一連の動作
が完了する。

【００５２】ここで、先ほどＣＰＵ１３から多目的ＦＩ
ＦＯ１１５に格納されたＱＲＲＳのための調停が完了し
たなら、パケット送信回路１０３は多目的ＦＩＦＯ１１
５より先ほどのレスポンスパケットを読み出し、ＩＥＥ
Ｅ１３９４Ｂｕｓ上へ送出する。またこれに平行して、
次の読み出しのためのＢＲＲＱがパケット処理回路１１
２により作成され、ＱＲＲＳの送信完了に合わせてパケ
ット送信回路１０３からＩＥＥＥ１３９４Ｂｕｓ上へ送
出される。

【００５３】以後、同様に、パケット受信回路１０４で
コンピュータからのＢＲＲＳを受信すると、受信フィル
タ回路１０８により、ＢＲＲＳと判別されて、第二の送
受信ＦＩＦＯ１０７に格納される。

【００５４】このように、本実施の形態１によるパケッ
ト送受信処理回路によれば、コンピュータとのデータ送
受信専用のＦＩＦＯとＣＰＵから送受信されるパケット
専用のＦＩＦＯを設けたので、コンピュータとのデータ
の送受信処理中に次の読み出し手段を講じることで、最
大２つのコンピュータからの読み出し処理を行うことが
でき、転送レートを向上させることができる。また、受
信したデータ処理中にＣＰＵ宛のパケットデータの送受
信が発生した場合でも、データ受信処理を中断すること
なく処理を続行することができるので、コンピュータか
らの読み出し処理を円滑に行い、転送レートを向上させ
ることができる。

【００５５】なお、本実施の形態では、パケットデータ
の転送速度をＳ４００、転送可能なパケットデータのサ
イズは２０６４バイトとしたが、これに限定されるもの
ではなく、各種の転送速度とデータサイズとの組み合わ
せとすることができる。

【００５６】（実施の形態２）次に、本発明の請求項３
に記載のパケット送受信処理回路を第２の実施の形態と
して、図面を参照しながら説明する。図４は、本発明の
実施の形態２による記憶手段を用いないパケット送受信
回路の構成及び動作を説明するための図であり、図４
（ａ）は、パケット送信回路とパケット処理回路の構成
の概略を示す図、図４（ｂ）は、パケット処理回路によ
るパケット送受信処理を説明するための図である。

【００５７】図４（ａ）において、パケット送信回路１
０３は、パケット処理回路１１２で作成される送信要求
信号を受信し、ＩＥＥＥ１３９４Ｂｕｓ上の調停が完了
するとパケット処理回路１１２に読み出し信号を送信し
て、パケット処理回路１１２が作成するパケットデータ
を直接読み出して送信する。パケット処理回路１１２
は、第一のパケットデータ作成／送出回路２０１、及び
第二のパケットデータ作成／送出回路２０２から構成さ
れている。このパケット処理回路１１２は、パケットデ
ータを送信する際にパケット送信回路１０３にパケット
送信要求信号を送信する。そして、パケット送信回路１
０３による読み出し信号を受信すると第一のパケットデ
ータ作成／送出回路２０１、及び第二のパケットデータ
作成／送出回路２０２にてパケットデータを作成する。
なお、パケット送受信処理回路を構成するその他の手段
については図１と同様であるので説明を省略する。

【００５８】このように構成されたパケット送受信処理
回路について、その動作を図４（ｂ）を用いて説明す
る。まず、パケットデータを送信する際に、パケット処
理回路１１２は、パケット送信回路１０３に送信要求信
号を送信する。そして、ＩＥＥＥ１３９４Ｂｕｓ上の調
停を行い、調停完了後、パケット送信回路１０３からパ
ケット処理回路１１２に読み出し信号を送信する。パケ
ット処理回路１１２は読み出し信号を読み出しながら、
第一のパケットデータ作成／送出回路２０１、及び第二
のパケットデータ作成／送出回路２０２にてパケットデ
ータを作成し、このパケットデータはパケット送信回路
１０３により読み出され、ＩＥＥＥ１３９４Ｂｕｓ上に
送信される。送信したパケットに対してコンピュータか
ら返信されてきたＡｃｋパケットをパケット送信回路１
０３が受信して作業は終了する。

【００５９】このように本実施の形態２によるパケット
送受信処理回路によれば、パケットを送信する際に、あ
らかじめパケット送信のためのＢｕｓ調停を行い、送信
パケットデータを読み出しながらＢｕｓ上に送出するよ
うにしたので、Ｂｕｓ調停時にパケットデータを一時格
納する記憶手段を介在させることなくパケットデータを
送信することができ、データ転送の高速化を図ることが
できる。

【００６０】

【発明の効果】本発明の請求項１に係るパケット送受信
処理回路によれば、ヘッダ部とデータ部から構成され、
ヘッダ部に少なくとも一つ以上のパケット識別子を有す
る要求パケットと、少なくとも一つ以上のパケット識別
子および応答識別子とを有する応答パケットによって、
パケット単位でデータの送受信を処理するパケット送受
信処理回路において、受信したパケットデータからの必
要な情報の取得、及び送信するパケットデータの構成、
をするパケット処理回路と、上記パケット処理回路によ
り構成された送信パケットデータ、及び上記パケット処
理回路宛の受信パケットデータ、を格納する第一の送受
信ＦＩＦＯ、及び第二の送受信ＦＩＦＯと、ＣＰＵによ
り構成された送信パケットデータ、及びＣＰＵ宛の受信
パケットデータを格納する多目的ＦＩＦＯと、上記第一
の送受信ＦＩＦＯと、上記第二の送受信ＦＩＦＯ、及び
上記多目的ＦＩＦＯに格納されたパケットデータ、及び
上記パケット処理回路から直接読み出したパケットデー
タ、を送信するパケット送信回路と、パケットデータを
受信するパケット受信回路と、受信したパケットをヘッ
ダ部のパケット識別子から識別して第一の送受信ＦＩＦ
Ｏまたは第二の送受信ＦＩＦＯまたは多目的ＦＩＦＯの
いずれかに分類して格納する受信フィルタ回路と、を備
えたことで、コンピュータとのデータの送受信処理中に
次の読み出し手段を講じることで、最大２つのコンピュ
ータからの読み出し処理を行うことができ、転送レート
を向上させることができる。また、受信したデータ処理
中にＣＰＵ宛のパケットデータの送受信が発生した場合
でも、データ受信処理を中断することなく処理を続行す
ることができるので、コンピュータからの読み出し処理
を円滑に行い、転送レートを向上させることができる。

【００６１】また、本発明の請求項２に係るパケット送
受信処理回路によれば、パケットを送受信する際に、独
立した少なくとも二つ以上の記憶手段を用い、第一の記
憶手段内で送信パケットデータを構成するのと独立し
て、第二の記憶手段内で送信パケットデータを構成す
る、あるいは、第一の記憶手段内で送信パケットデータ
を構成するのと独立して、第二の記憶手段内に受信パケ
ットデータを格納する、あるいは、第一の記憶手段内に
受信パケットデータを格納するのと独立して、第二の記
憶手段内で送信パケットデータを構成する、あるいは、
第一の記憶手段内に受信パケットデータを格納するのと
独立して、第二の記憶手段内に受信パケットデータを格
納するようにしたことで、データ転送時のオーバーヘッ
ドを少なくして、高速にデータ転送を行うことができる
効果もある。

【００６２】また、本発明の請求項３に係るパケット送
受信処理回路によれば、上記パケット処理回路は、パケ
ットデータの送信前に送信要求信号を発信し、送信可能
な状態になるとパケットデータを作成する第一のパケッ
トデータ作成／送出回路、及び第二のパケットデータ作
成／送出回路を備え、上記パケット送信回路は、上記送
信要求信号を受信し、送信可能な状態になると該パケッ
ト処理回路からパケットデータを直接読み出して送信す
るようにしたことで、パケットを送信する際に、あらか
じめパケット送信のためのＢｕｓ調停を行い、送信パケ
ットデータを読み出しながらＢｕｓ上に送出するように
したので、Ｂｕｓ調停時にパケットデータを一時格納す
る記憶手段を介在させることなくパケットデータを送信
することができるので、データ転送の高速化を図ること
ができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるパケット送受信処
理回路の構成を示すブロック図である。

【図２】本発明の実施の形態１によるパケット送受信処
理回路の動作を説明するための動作説明図である。

【図３】本発明の実施の形態１によるパケット送受信処
理回路の別の動作を説明するための動作説明図である。

【図４】本発明の実施の形態２による記憶手段を用いな
いパケット送受信回路の構成（図４（ａ））及びパケッ
ト送信の動作（図４（ｂ））を説明するための図であ
る。

【図５】ＩＥＥＥ１３９４で定義されている非同期パケ
ットの一部の構造を示すパケット構造図である。

【図６】従来のＩＥＥＥ１３９４シリアルインタフェー
ス回路の構成を示すブロック図である。

【図７】従来のパケット送受信処理回路の動作を説明す
るための動作説明図である。

【図８】従来のパケット送受信処理回路の別の動作を説
明するための動作説明図である。

【符号の説明】

１１，５１ パケット送受信処理回路 １２，５２ ＤＭＡＣ １３，５３ ＣＰＵ １０１，５０１ 物理層コントローラ １０２，５０２ リンク層コントローラ １０３，５０３ パケット送信回路 １０４，５０４ パケット受信回路 １０５，５０５ 送受信ＦＩＦＯ １０６，５０６ 第一の送受信ＦＩＦＯ １０７，５０７ 第二の送受信ＦＩＦＯ １０８，５０８ 受信フィルタ回路 １１２，５１２ パケット処理回路 １１３，５１３ Ｃｏｎｔｒｏｌ Ｒｅｓｉｓｔｅｒ １１４，５１４ ＣＰＵ Ｉ／Ｆ １１５ 多目的ＦＩＦＯ ２０１ 第一のパケットデータ作成／送出回路 ２０２ 第二のパケットデータ作成／送出回路 ５０９ 送信ＦＩＦＯ ５１０ 受信ＦＩＦＯ ５１１ 送信フィルタ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田平 由弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B077 AA24 DD02 MM02 NN02 5K033 AA02 BA01 CB18 CC02 DB14 DB16 DB21 EC04 5K034 AA03 AA07 BB06 CC02 DD05 EE03 FF02 FF14 GG06 HH14 HH23 HH37 KK27 LL04 MM05 MM22

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ヘッダ部とデータ部から構成され、ヘッ
   ダ部に少なくとも一つ以上のパケット識別子を有する要
   求パケットと、少なくとも一つ以上のパケット識別子お
   よび応答識別子とを有する応答パケットによって、パケ
   ット単位でデータの送受信を処理するパケット送受信処
   理回路において、 受信したパケットデータの必要な情報の取得、及び送信
   するパケットデータの構成、をするパケット処理回路
   と、 上記パケット処理回路により構成された送信パケットデ
   ータ、及び上記パケット処理回路宛の受信パケットデー
   タ、を格納する第一の送受信ＦＩＦＯ、及び第二の送受
   信ＦＩＦＯと、 ＣＰＵにより構成された送信パケットデータ、及びＣＰ
   Ｕ宛の受信パケットデータを格納する多目的ＦＩＦＯ
   と、 上記第一の送受信ＦＩＦＯと、上記第二の送受信ＦＩＦ
   Ｏ、及び上記多目的ＦＩＦＯに格納されたパケットデー
   タ、及び上記パケット処理回路から直接読み出したパケ
   ットデータ、を送信するパケット送信回路と、 パケットデータを受信するパケット受信回路と、 受信したパケットをヘッダ部のパケット識別子から識別
   し、第一の送受信ＦＩＦＯまたは第二の送受信ＦＩＦＯ
   または多目的ＦＩＦＯのいずれかに分類して格納する受
   信フィルタ回路と、 を備えたことを特徴とするパケット送受信処理回路。
2. 【請求項２】 請求項１記載のパケット送受信処理回路
   において、 パケットを送受信する際に、独立した少なくとも二つ以
   上の記憶手段を用い、 第一の記憶手段内で送信パケットデータを構成するのと
   独立して、第二の記憶手段内で送信パケットデータを構
   成する、あるいは、第一の記憶手段内で送信パケットデ
   ータを構成するのと独立して、第二の記憶手段内に受信
   パケットデータを格納する、あるいは、第一の記憶手段
   内に受信パケットデータを格納するのと独立して、第二
   の記憶手段内で送信パケットデータを構成する、あるい
   は、第一の記憶手段内に受信パケットデータを格納する
   のと独立して、第二の記憶手段内に受信パケットデータ
   を格納する、 ことを特徴とするパケット送受信処理回路。
3. 【請求項３】 請求項１記載のパケット送受信処理回路
   において、 上記パケット処理回路は、 パケットデータの送信前に送信要求信号を発信し、送信
   可能な状態になるとパケットデータを作成する第一のパ
   ケットデータ作成／送出回路、及び第二のパケットデー
   タ作成／送出回路を備え、 上記パケット送信回路は、上記送信要求信号を受信し、
   送信可能な状態になると該パケット処理回路からパケッ
   トデータを直接読み出して送信することを特徴とするパ
   ケット送受信処理回路。