JP3494042B2 - データ転送制御装置及び電子機器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送制御装
置及びこれを含む電子機器に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】近年、Ｉ
ＥＥＥ１３９４と呼ばれるインターフェース規格が脚光
を浴びている。このＩＥＥＥ１３９４は、次世代のマル
チメディアにも対応可能な高速シリアルバスインターフ
ェースを規格化したものである。このＩＥＥＥ１３９４
によれば、動画像などのリアルタイム性が要求されるデ
ータも扱うことができる。また、ＩＥＥＥ１３９４のバ
スには、プリンタ、スキャナ、ＣＤ−Ｒドライブ、ハー
ドディスクドライブなどのコンピュータの周辺機器のみ
ならず、ビデオカメラ、ＶＴＲ、ＴＶなどの家庭用電化
製品も接続できる。このため、電子機器のデジタル化を
飛躍的に促進できるものとして期待されている。

【０００３】このようなＩＥＥＥ１３９４の概要につい
ては、例えば「ＩＥＥＥ１３９４ハイ・パフォーマンス
・シリアルバスの概要」（Ｉｎｔｅｒｆａｃｅ Ａｐ
ｒ．１９９６の１〜１０頁）、「ＰＣ周辺機器用バス規
格群総覧」（Ｉｎｔｅｒｆａｃｅ Ｊａｎ．１９９７の
１０６頁〜１１６頁）、「ＩＥＥＥ１３９４−１９９５
（ＦｉｒｅＷｉｒｅ）のリアルタイム転送モードとマル
チメディア対応プロトコル」（Ｉｎｔｅｒｆａｃｅ Ｊ
ａｎ．１９９７の１３６〜１４６頁）に開示されてい
る。また、ＩＥＥＥ１３９４に準拠したデータ転送制御
装置としては、テキサス・インスツルメンツ社製のＴＳ
Ｂ１２ＬＶ３１などが知られている。

【０００４】さて、このＩＥＥＥ１３９４では、バスリ
セットの後にツリー識別が行われ、その後に自己識別が
行われる。そして、この自己識別の際には、各ノードが
自身のセルフＩＤパケットを全てのノードにブロードキ
ャストする。そして、セルフＩＤパケットを受け取った
各ノードは、これらのセルフＩＤパケットを、自身が有
するメモリ上に必要に応じて保持しておく。

【０００５】しかしながら、このセルフＩＤパケットの
個数は、ノード数に応じて増えるため、非常に数の多い
ものとなる。また、この多数のセルフＩＤパケットを、
他のＬＩＮＫパケットと区別してファームウェアなどの
上層に対して正しくインターフェースするためには、少
なくとも１クワドレットのヘッダを付加する必要があ
る。従って、この多数のセルフＩＤパケットの存在に起
因して、各ノードが有するメモリの空き容量が圧迫され
てしまい、各ノードが有するリソースの有効利用を図れ
ないという問題が生じる。

【０００６】また、ＩＥＥＥ１３９４に準拠したデータ
転送制御装置には、システム全体の実転送速度を向上さ
せるため、ＣＰＵ上で動作するファームウェアやアプリ
ケーションソフトの処理のオーバーヘッドを、なるべく
軽減することが望まれる。

【０００７】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、各ノ
ードが有するリソースを有効利用できるデータ転送制御
装置及びこれが用いられる電子機器を提供することにあ
る。

【０００８】また、本発明の他の目的は、ファームウェ
アやアプリケーションソフトなどの処理のオーバーヘッ
ドを軽減できるデータ転送制御装置及びこれが用いられ
る電子機器を提供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に本発明は、バスに接続される複数のノード間でのデー
タ転送のためのデータ転送制御装置であって、各ノード
から転送されてくる一連の自己識別パケットを受け、上
層が使用する制御情報と各ノードから転送されてきた一
連の自己識別パケットの並びからなるデータとによりフ
レームが構成されるパケットに、転送されてきた一連の
自己識別パケットを整形するパケット整形手段と、整形
されたパケットを記憶手段に書き込む書き込み手段とを
含むことを特徴とする。

【００１０】本発明によれば、一連の自己識別パケット
を１つにパッケージングし制御情報を付加することでパ
ケット整形が行われ、一連の自己識別パケットが上層に
インターフェースされる。従って、各自己識別パケット
に制御情報を付加して上層にインターフェースする場合
に比べて、整形されたパケットが書き込まれる記憶手段
の記憶領域を節約できる。また、一連の自己識別パケッ
トをひとまとめにして取り扱えるため、ファームウェア
などの処理のオーバーヘッドを軽減できる。

【００１１】また本発明は、前記パケット整形手段が、
自己識別パケットがエラーチェック情報を含む場合に、
自己識別パケットの中の該エラーチェック情報を削除
し、該エラーチェック情報が削除された自己識別パケッ
トの並びからなるデータと前記制御情報とによりフレー
ムが構成されるパケットに、転送されてきた一連の自己
識別パケットを整形することを特徴とする。このように
すれば、整形されたパケットが書き込まれる記憶手段の
記憶領域を更に節約することが可能になる。

【００１２】また本発明は、前記パケット整形手段が、
各ノードから転送されてくる自己識別パケットにエラー
があるか否かを前記エラーチェック情報に基づき判断
し、自己識別パケットにエラーがあるか否かを示すステ
ータス情報をパケットの制御情報に付加することを特徴
とする。このようにすれば、自己識別パケットにエラー
があったことを、簡易に上層に伝えることが可能にな
る。

【００１３】また本発明は、前記パケット整形手段が、
自己識別期間に受信したパケットか否かを示すステータ
ス情報をパケットの制御情報に付加することを特徴とす
る。このようにすれば、自己識別パケットをパッケージ
ングすることで得られたパケットとそれ以外のパケット
との区別が容易になる。

【００１４】また本発明は、前記記憶手段がランダムア
クセス可能であると共に制御情報領域とデータ領域とに
分離されている場合において、パケットの制御情報を前
記記憶手段の前記制御情報領域に書き込み、パケットの
データを前記記憶手段の前記データ領域に書き込むパケ
ット分離手段と、前記データ領域に書き込まれるデータ
のアドレスを指すデータポインタを前記制御情報に付加
する手段とを含むことを特徴とする。このようにすれ
ば、整形されたパケットの制御情報の部分とデータの部
分とを別個に取り扱うことが可能になり、ファームウェ
アなどの処理のオーバーヘッドを軽減できる。

【００１５】また本発明は、前記パケット分離手段が、
一連の自己識別パケットを整形することで得られたパケ
ットのデータを、前記記憶手段の自己識別パケット専用
に設けられた領域に書き込むことを特徴とする。このよ
うにすれば、トポロジーマップの作成などの際の処理を
簡易化できるようになる。

【００１６】また本発明は、下層から送られてくるステ
ータス情報に基づいて自己識別期間中か否かを検出する
手段を含み、前記パケット整形手段が、自己識別期間中
に転送されてきた一連のパケットを自己識別パケットと
見なして、該一連の自己識別パケットを整形することを
特徴とする。このようにすれば、処理対象となるパケッ
トが自己識別パケットか否かを簡易に検出できるように
なり、ハードウェアの小規模化を図れる。

【００１７】なお、本発明では、ＩＥＥＥ１３９４の規
格に準拠したデータ転送を行うことが望ましい。

【００１８】また本発明に係る電子機器は、上記のいず
れかのデータ転送制御装置と、前記データ転送制御装置
及びバスを介して他のノードから受信したデータに所与
の処理を施す装置と、処理が施されたデータを出力又は
記憶するための装置とを含むことを特徴とする。また本
発明に係る電子機器は、上記のいずれかのデータ転送制
御装置と、前記データ転送制御装置及びバスを介して他
のノードに送信するデータに所与の処理を施す装置と、
処理が施されるデータを取り込むための装置とを含むこ
とを特徴とする。

【００１９】本発明によれば、他のノードから転送され
たデータを電子機器において出力したり記憶したりする
処理、電子機器において取り込んだデータを他のノード
に転送したりする処理を高速化することが可能になる。
また、本発明によれば、整形後のパケットを記憶する記
憶手段を小規模化できると共に、データ転送を制御する
ファームウェアなどの処理負担を軽減できるため、電子
機器の低コスト化、小規模化などを図ることも可能にな
る。

【００２０】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。

【００２１】１．ＩＥＥＥ１３９４ まず、ＩＥＥＥ１３９４の概要について簡単に説明す
る。

【００２２】１．１ データ転送速度、接続トポロジー ＩＥＥＥ１３９４（ＩＥＥＥ１３９４−１９９５、ＩＥ
ＥＥ１３９４．Ａ）では１００〜４００Ｍｂｐｓの高速
なデータ転送が可能となっている（ＩＥＥＥ１３９４．
Ｂでは８００〜３２００Ｍｂｐｓ）。また、転送速度が
異なるノードをバスに接続することも許される。

【００２３】各ノードはツリー状に接続されており、１
つのバスに最大で６３個のノードが接続可能になってい
る。なお、バスブリッジを利用すれば約６４０００個の
ノードを接続することも可能である。

【００２４】電源が投入されたり、途中でデバイスの抜
き差しが発生すると、バスリセットが発生し、接続トポ
ロジーに関する情報が全てクリアされる。そして、バス
リセット後、ツリー識別（ルートノードの決定）、自己
識別が行われる。その後、アイソクロナスリソースマネ
ージャ、サイクルマスタ、バスマネージャ等の管理ノー
ドが決定される。そして、通常のパケット転送が開始さ
れる。

【００２５】１．２ 転送方式 ＩＥＥＥ１３９４では、パケットの転送方式として、信
頼性が要求されるデータの転送に好適な非同期転送と、
リアルタイム性が要求される動画像や音声などのデータ
の転送に好適なアイソクロナス転送が用意されている。

【００２６】図１（Ａ）に、非同期サブアクションの例
を示す。１つのサブアクションは、調停、パケット転
送、アクノリッジメントからなる。即ち、データ転送に
先立って、まず、バスの使用権に関する調停が行われ
る。そしてソース（転送元）ノードからデスティネーシ
ョン（転送先）ノードにパケットが転送される。このパ
ケットのヘッダにはソースＩＤとデスティネーションＩ
Ｄが含まれる。デスティネーションノードは、このデス
ティネーションＩＤを読んで、自ノード宛のパケットか
否かを判断する。デスティネーションノードは、パケッ
トを受け取ると、ソースノードにアクノリッジメント
（ＡＣＫ）のパケットを返す。

【００２７】パケット転送とＡＣＫの間にはアクノリッ
ジギャップが存在する。また、１つのサブアクションと
次のサブアクションの間にはサブアクションギャップが
存在する。そして、サブアクションギャップに相当する
一定のバス・アイドル時間が経過しないと、次のサブア
クションの調停を開始できない。これによりサブアクシ
ョン相互の衝突が回避される。

【００２８】図１（Ｂ）に、アイソクロナスサブアクシ
ョンの例を示す。アイソクロナス転送はブロードキャス
ト（バスに接続される全てのノードに転送）で実行され
るため、パケット受信時にＡＣＫは返送されない。ま
た、アイソクロナス転送では、ノードＩＤではなくチャ
ネル番号を使用してパケット転送が行われる。なお、サ
ブアクション間にはアイソクロナスギャップが存在す
る。

【００２９】図１（Ｃ）に、データ転送時のバスの様子
を示す。アイソクロナス転送は、サイクルマスタが一定
周期毎にサイクルスタートパケットを発生することで開
始する。これにより、１つのチャネル当たり、１２５μ
s毎に少なくとも１つのパケットを転送できるようにな
る。この結果、動画像や音声などのリアルタイム性が要
求されるデータの転送が可能になる。

【００３０】非同期転送はアイソクロナス転送の合間に
行われる。即ち、アイソクロナス転送の方が非同期転送
よりも優先順位が高くなっている。これは、図１（Ｃ）
に示すように、アイソクロナスギャップの時間を、非同
期転送のサブアクションギャップの時間よりも短くする
ことで実現される。

【００３１】１．３ ツリー識別 ツリー識別はバスリセットの後に行われる。ツリー識別
によりノード間の親子関係やルートノードが決定され
る。

【００３２】まず、リーフノード（１つのノードにしか
接続されていないノード）が、隣接するノードに、ペア
レントノーティファイを送る。例えば図２（Ａ）のよう
にノードＡ、Ｂ、Ｃ、Ｄ、Ｅが接続されている場合に
は、ノードＡからノードＢに、ノードＤ及びＥからノー
ドＣに、ペアレントノーティファイ（ＰＮ）が送られ
る。

【００３３】ペアレントノーティファイを受け取ったノ
ードは、送り元のノードを自身の子と認知する。そし
て、チャイルドノーティファイをそのノードに送る。例
えば図２（Ａ）では、ノードＢからノードＡに、ノード
ＣからノードＤ及びＥにチャイルドノーティファイ（Ｃ
Ｎ）が送られる。これによってノードＢ、Ａ間、ノード
Ｃ、Ｄ間、ノードＣ、Ｅ間の親子関係が決定する。

【００３４】ノードＢ、Ｃの親子関係は、どちらが先に
ペアレントノーティファイを送ったかで決定される。例
えば図２（Ｂ）のように、ノードＣの方が先にペアレン
トノーティファイを送ると、ノードＢが親になりノード
Ｃが子になる。

【００３５】ポートの接続先の全てのノードが自身の子
となるノードがルートになる。図２（Ｂ）では、ノード
Ｂがルートになる。なお、ＩＥＥＥ１３９４では、全て
のノードがルートになる可能性がある。

【００３６】１．４ 自己識別 ツリー識別の後、自己識別が行われる。自己識別におい
ては、接続トポロジーにおいてルートノードから遠いノ
ードから順にセルフＩＤパケットが転送される。

【００３７】より具体的には、例えば図３において、ま
ず、ルートノードＢのポート１（番号の小さいポート）
に接続されるノードＡが、セルフＩＤパケット（自己識
別パケット）を全てのノードにブロードキャストする。

【００３８】次に、ルートノードＢのポート２（番号が
大きいポート）に接続されるノードＣが選択され、この
ノードＣのポート１（番号の小さいポート）に接続され
るノードＤがセルフＩＤパケットをブロードキャストす
る。次に、ノードＣのポート２（番号の大きいポート）
に接続されるノードＥがセルフＩＤパケットをブロード
キャストし、その後、ノードＣがブロードキャストす
る。最後に、ルートであるノードＢがセルフＩＤパケッ
トをブロードキャストし、自己識別が完了する。

【００３９】セルフＩＤパケットには各ノードのＩＤが
含まれる。ブロードキャストを行う時点で他のノードか
ら受け取ったセルフＩＤパケットの個数が、この各ノー
ドのＩＤとなる。例えば図３では、ノードＡがブロード
キャストを行う時点では、どのノードもセルフＩＤパケ
ットを発していないため、ノードＡのＩＤは０になる。
ノードＡは、このＩＤ＝０をセルフＩＤパケットに含ま
せてブロードキャストする。また、ノードＤがブロード
キャストを行う時点では、ノードＡのみがセルフＩＤパ
ケットを発している。このため、ノードＤのＩＤは１に
なる。同様に、ノードＥ、Ｃ、ＢのＩＤは、各々、２、
３、４になる。

【００４０】図４（Ａ）にセルフＩＤパケットのフォー
マットを示す。同図に示すようにセルフＩＤパケットに
は各ノードの基本情報が含まれる。具体的には、各ノー
ドのＩＤ（ＰＨＹ＿ＩＤ）、リンク層がアクティブか否
か（Ｌ）、ギャップカウント（ｇａｐ＿ｃｎｔ）、転送
速度（ｓｐ）、アイソクロナスリソースマネージャにな
れる能力を有するか否か（Ｃ）、電力状態（ｐｗｒ）、
ポートの状態（ｐ０、ｐ１、ｐ２）などに関する情報が
含まれる。

【００４１】なお、図４（Ｂ）に、ノードのポート数が
４個以上の場合に使用されるセルフＩＤパケット＃１、
＃２、＃３のフォーマットを示す。ポート数が４〜１１
個の場合にはセルフＩＤパケット＃０（図４（Ａ））及
び＃１が、１２〜１９個の場合にはセルフＩＤパケット
＃０、＃１及び＃２が、２０〜２７個の場合にはセルフ
ＩＤパケット＃０、＃１、＃２及び＃３が使用されるこ
とになる。

【００４２】また、図４（Ｃ）、（Ｄ）に、セルフＩＤ
パケットと同様に、物理層のパケット（ＰＨＹパケッ
ト）であるリンクオンパケット、ＰＨＹ構成パケットの
フォーマットを示す。

【００４３】１．５ アイソクロナスリソースマネージ
ャ アイソクロナスリソースマネージャ（ＩＲＭ）は以下の
管理機能を有する。

【００４４】第１に、アイソクロナス転送に必要な種々
のリソースを提供する。例えば、チャネル番号レジスタ
や帯域幅レジスタを提供する。第２に、バスマネージャ
のＩＤを示すレジスタを提供する。第３に、バスマネー
ジャがいない場合に、簡易的なバスマネージャとなる役
割を有する。

【００４５】ＩＲＭになれる能力を有し（アイソクロナ
スリソースを管理する能力を有し）、且つ、動作状態に
なっている（リンク層がアクティブになっている）ノー
ドの中で（ＩＲＭになれる資格を有するノードの中
で）、ルートに最も近い（ＩＤが最も大きい）ノードが
ＩＲＭになる。より、具体的には、図４（Ａ）のセルフ
ＩＤパケットにおいて、ＩＲＭになれる能力を有するか
否かを示すＣ（ＣＯＮＴＥＮＤＥＲ）ビットと、リンク
層がアクティブか否かを示すＬ（ＬＩＮＫ＿ＡＣＴＩＶ
Ｅ）ビットが共に１になっているノードの中で、ルート
に一番近いノード（ＰＨＹ＿ＩＤが一番大きいノード）
がＩＲＭになる。例えば、ルートノードのセルフＩＤパ
ケットのＣビットとＬビットが１の場合には、ルートノ
ードがＩＲＭになる。

【００４６】１．６ サイクルマスタ、バスマネージャ サイクルマスタは、図１（Ｃ）に示すサイクルスタート
パケットを送信する役割を有し、ルートノードがサイク
ルマスタになる。

【００４７】バスマネージャは、トポロジーマップ（各
ノードの接続状態）の作成、スピードマップの作成、バ
スの電力管理、サイクルマスタの決定、ギャップカウン
トの最適化などの仕事を行う。

【００４８】１．７ プロトコル構成 図５を用いて、ＩＥＥＥ１３９４のプロトコル構成（層
構造）について説明する。

【００４９】ＩＥＥＥ１３９４のプロトコルは、物理
層、リンク層、トランザクション層により構成される。
また、シリリアルバスマネージメントは、物理層、リン
ク層、トランザクション層をモニターしたり制御したり
するものであり、ノードの制御やバスのリソース管理の
ための種々の機能を提供する。

【００５０】物理層は、リンク層により使用されるロジ
カルシンボルを電気信号に変換したり、バスの調停を行
ったり、バスの物理的インターフェースを定義する。

【００５１】リンク層は、アドレッシング、データチェ
ック、データフレーミング、サイクル制御などを提供す
る。

【００５２】トランザクション層は、リード、ライト、
ロックなどのトランザクションを行うためのプロトコル
を定義する。

【００５３】物理層及びリンク層は、通常、データ転送
制御装置（インターフェースチップ）などのハードウェ
アにより実現される。また、トランザクション層は、Ｃ
ＰＵ上で動作するファームウェアや、ハードウェアによ
り実現される。

【００５４】２．全体構成 次に、本実施形態の全体構成について図６を用いて説明
する。

【００５５】図６において、ＰＨＹインターフェース１
０は、物理層のプロトコルを実現するＰＨＹチップとの
インターフェースを行う回路である。

【００５６】リンクコア２０は、リンク層のプロトコル
やトランザクション層のプロトコルの一部を実現する回
路であり、ノード間でのパケット転送のための各種サー
ビスを提供する。レジスタ２２は、これらのプロトコル
を実現したりリンクコア２０を制御するためのレジスタ
である。

【００５７】ＦＩＦＯ（ＡＴＦ）３０、ＦＩＦＯ（ＩＴ
Ｆ）３２、ＦＩＦＯ（ＲＦ）３４は、各々、非同期送信
用、アイソクロナス送信用、受信用のＦＩＦＯであり、
例えばレジスタや半導体メモリなどのハードウェアによ
り構成される。本実施形態では、これらのＦＩＦＯ３
０、３２、３４の段数は非常に少ない。例えば１つのＦ
ＩＦＯの段数は、好ましくは３段以下であり、更に好ま
しくは２段以下となる。

【００５８】ＤＭＡＣ４０、４２、４４は、各々、ＡＴ
Ｆ、ＩＴＦ、ＲＦ用のＤＭＡコントローラである。これ
らのＤＭＡＣ４０、４２、４４を用いることで、ＣＰＵ
６６に介入されることなく、ＲＡＭ８０とリンクコア２
０との間でのデータ転送が可能になる。なお、レジスタ
４６は、ＤＭＡＣ４０、４２、４４などを制御するレジ
スタである。

【００５９】ポートインターフェース５０は、アプリケ
ーション層のデバイス（例えばプリンタの印字処理を行
うデバイス）とのインターフェースを行う回路である。
本実施形態では、このポートインターフェース５０を用
いて、例えば８ビットのデータ転送が可能になってい
る。

【００６０】ＦＩＦＯ（ＰＦ）５２は、アプリケーショ
ン層のデバイスとの間でのデータ転送のためのＦＩＦＯ
であり、ＤＭＡＣ５４は、ＰＦ用のＤＭＡコントローラ
である。レジスタ５６は、ポートインターフェース５０
やＤＭＡＣ５４を制御するレジスタである。

【００６１】ＣＰＵインターフェース６０は、データ転
送制御装置をコントロールするＣＰＵ６６とのインター
フェースを行う回路である。ＣＰＵインターフェース６
０は、アドレスデコーダ６２、データ同期化回路６３、
割り込みコントローラ６４を含む。クロック制御回路６
８は、本実施形態で使用されるクロックを制御するもの
であり、ＰＨＹチップから送られてくるＳＣＬＫや、マ
スタークロックであるＨＣＬＫが入力される。

【００６２】バッファマネージャ７０は、ＲＡＭ８０と
のインターフェースを管理する回路である。バッファマ
ネージャ７０は、バッファマネージャの制御のためのレ
ジスタ７２、ＲＡＭ８０へのバス接続を調停する調停回
路７４、各種の制御信号を生成するシーケンサ７６を含
む。

【００６３】ＲＡＭ８０は、ランダムアクセス可能なパ
ケット記憶手段として機能するものであり、その機能は
例えばＳＲＡＭ、ＤＲＡＭなどにより実現される。そし
て、本実施形態では、図７に示すように、このＲＡＭ８
０がヘッダ領域（広義には制御情報領域）とデータ領域
に分離されている。そして、パケットのヘッダ（広義に
は制御情報）は図７のヘッダ領域に格納され、パケット
のデータはデータ領域に格納される。

【００６４】なおＲＡＭ８０は、本実施形態のデータ転
送制御装置に内蔵させることが特に望ましいが、その一
部又は全部を外付けにすることも可能である。

【００６５】バス９０（或いはバス９２、９４）は、ア
プリケーションに接続されるものである（第１のバ
ス）。またバス９６（或いはバス９８）はデータ転送制
御装置をコントロールするためのものであり、データ転
送制御装置をコントロールするデバイス（例えばＣＰ
Ｕ）に電気的に接続される（第２のバス）。またバス１
００（或いはバス１０２、１０４、１０５、１０６、１
０７、１０８、１０９）は、物理層のデバイス（例えば
ＰＨＹチップ）に電気的に接続されるものである（第３
のバス）。また、バス１１０は、ランダムアクセス可能
な記憶手段であるＲＡＭに電気的に接続されるものであ
る（第４のバス）。

【００６６】バッファマネージャ７０の調停回路７４
は、ＤＭＡＣ４０、ＤＭＡＣ４２、ＤＭＡＣ４４、ＣＰ
Ｕインターフェース６０、ＤＭＡＣ５４からのバスアク
セス要求の調停を行う。そして、この調停結果に基づい
て、各々、バス１０５、１０７、１０９、９８、９４の
いずれかと、ＲＡＭ８０のバス１１０との間にデータの
経路が確立される（第１、第２、第３のバスのいずれか
と第４のバスとの間にデータ経路が確立される）。

【００６７】本実施形態の１つの特徴は、ランダムアク
セスが可能でありパケットを格納するＲＡＭ８０を設け
ると共に、互いに分離されるバス９０、９６、１００
と、これらのバスをＲＡＭ８０のバス１１０に接続する
ための調停回路７４とを設けた点にある。

【００６８】例えば図８に、本実施形態と構成の異なる
データ転送制御装置の例を示す。このデータ転送制御装
置では、リンクコア９０２は、ＰＨＹインターフェース
９００、バス９２２を介してＰＨＹチップと接続され
る。また、リンクコア９０２は、ＦＩＦＯ９０４、９０
６、９０８、ＣＰＵインターフェース９１０、バス９２
０を介してＣＰＵ９１２に接続される。そして、ＣＰＵ
９１２は、バス９２４を介して、ＣＰＵにローカルなメ
モリであるＲＡＭ９１４に接続される。

【００６９】なお、ＦＩＦＯ９０４、９０６、９０８
は、図６のＦＩＦＯ３０、３２、３４と異なり、非常に
段数の多いものとなる（例えば１つのＦＩＦＯが１６段
程度）。

【００７０】図８の構成のデータ転送制御装置を用いた
場合のデータ転送の手法について図９を用いて説明す
る。ＰＨＹチップ９３０を介して他のノードから送られ
てきた受信パケットは、バス９２２、データ転送制御装
置９３２、バス９２０を介してＣＰＵ９１２が受け取
る。そして、ＣＰＵ９１２は、受け取った受信パケット
をバス９２４を介してＲＡＭ９１４に書き込む。そし
て、ＣＰＵ９１２は、受信パケットをアプリケーション
層が使用できるように加工し、バス９２６を介してアプ
リケーション層のデバイス９３４に転送する。

【００７１】一方、アプリケーション層のデバイス９３
４からのデータを転送する場合には、ＣＰＵ９１２は、
このデータをＲＡＭ９１４に書き込む。そして、ＲＡＭ
９１４のデータにヘッダを付加することでＩＥＥＥ１３
９４に準拠したパケットを生成する。そして生成された
パケットは、データ転送制御装置９３２、ＰＨＹチップ
９３０などを介して他のノードに送信される。

【００７２】しかしながら、このようなデータ転送手法
によると、ＣＰＵ９１２の処理負荷が非常に重くなる。
従って、ノード間を接続するシリアルバスの転送速度が
高速になっても、ＣＰＵ９１２の処理のオーバーヘッド
などに起因して、システム全体の実転送速度は低くな
り、結局、高速なデータ転送を実現できない。

【００７３】このような問題を解決する１つの手法とし
て、図１０に示すように、データ転送制御装置９３２と
ＲＡＭ９１４との間でのデータ転送や、ＲＡＭ９１４と
アプリケーション層のデバイス９３４との間でのデータ
転送を、ハードウェアＤＭＡにより実現する手法も考え
られる。

【００７４】しかしながら、この手法では、ＣＰＵバス
９２８が、データ転送制御装置９３２、ＲＡＭ９１４間
でのデータ転送、ＲＡＭ９１４、ＣＰＵ９１２間でのデ
ータ転送、ＲＡＭ９１４、アプリケーション層デバイス
９３４間でのデータ転送に使用されることになる。従っ
て、システム全体のデータ転送の高速化を図ろうとする
と、ＣＰＵバス９２８としてＰＣＩバスのような高速な
バスを使用しなければならなくなり、これは、データ転
送制御装置を使用する電子機器の高コスト化を招く。

【００７５】これに対して、本実施形態では図１１に示
すように、データ転送制御装置１２０、アプリケーショ
ン層デバイス１２４間のバス９０と、ＣＰＵバス９６
と、データ転送制御装置１２０、ＲＡＭ８０間のバス１
１０とが互いに分離されている。従って、ＣＰＵバス９
６をデータ転送の制御のみに使用できるようになる。ま
た、バス９０を占有して、データ転送制御装置１２０、
アプリケーション層デバイス１２４間でデータ転送を行
うことができるようになる。例えば、データ転送制御装
置１２０が組み込まれる電子機器がプリンタである場合
には、バス９０を占有して印字データを転送できるよう
になる。この結果、ＣＰＵ６６の処理負荷を軽減でき、
システム全体の実転送速度を高めることができる。また
ＣＰＵ６６として安価なものを採用できると共に、ＣＰ
Ｕバス９６として高速なバスを使用する必要性がなくな
る。このため、電子機器の低コスト化、小規模化を図れ
るようになる。

【００７６】３．セルフＩＤパケットの整形 ３．１ 本実施形態の特徴 さて、図１２に示すように、セルフＩＤ期間において
は、バスに接続される全てのノードからセルフＩＤパケ
ットが送られてくる。そして、各セルフＩＤパケットの
第１クワドレットは、ノードＩＤなどの基本情報が含ま
れるデータ本体（ボディ）になっており、第２クワドレ
ットは、第１クワドレットの反転であるパリティ（エラ
ーチェック情報）になっている（詳しくは、図４（Ａ）
参照）。

【００７７】例えば図８の構成のデータ転送制御装置で
は、これらの一連のセルフＩＤパケットを図１３（Ａ）
に示すように整形する。即ち、物理層のパケットである
セルフＩＤパケットに、上層（トランザクション層やア
プリケーション層）にインターフェースするためのヘッ
ダを付加するというパケット整形が行われる。そして、
整形されたパケットは、ＣＰＵのローカルメモリである
ＲＡＭ（図８のＲＡＭ９１４）に格納される。

【００７８】しかしながら、セルフＩＤパケットは、ノ
ード数に応じた個数だけ必要であり、バスに６３個のノ
ードが接続されると例えば最小で６３個のセルフＩＤパ
ケットを保持する必要がある。即ち、セルフＩＤパケッ
トの個数は、通常、非常に多い。従って、これらのセル
フＩＤパケットにヘッダを付加し、そのままＲＡＭに格
納すると、ＲＡＭの空き容量が圧迫されてしまい、各ノ
ードのリソースを有効利用できなくなってしまう。ま
た、それぞれのセルフＩＤパケットを受け取る毎に、フ
ァームウェアは必要な処理を行わなければならない。従
ってセルフＩＤパケットの個数が増加すると、ファーム
ウェアの処理負担が増加する。更に、セルフＩＤ期間が
終了した後、即ちバスリセットが発生してから最初のア
ービトレーション・リセット・ギャップが発生した後に
は、その受け取ったセルフＩＤパケットの整形作業が必
要になる。従って、セルフＩＤパケットの個数が増加す
ると、この整形作業の処理負担も増加する。

【００７９】そこで、本実施形態では図１３（Ｂ）に示
すように、転送されてくる一連のパケットを、ヘッダ
（広義には制御情報）と、一連のセルフＩＤパケットか
らなるデータとによりフレームが構成されるパケットに
整形している。つまり、一連のセルフＩＤパケットを１
つにパッケージングし、このパッケージングされたもの
に１つのヘッダを付加し、上層にインターフェースして
いる。

【００８０】図１３（Ａ）の比較例では、セルフＩＤパ
ケットの各々に一対一に対応してヘッダが付加されてい
る。これに対して、本実施形態では、このように全ての
セルフＩＤパケットの各々にヘッダを付加することは無
駄であるということに着目し、一連のセルフＩＤパケッ
トを１つにパッケージングしたものに１つのヘッダを付
加している。

【００８１】このようにすることで、本実施形態では、
パケット記憶メモリであるＲＡＭ（図６のＲＡＭ８０）
の空き容量が圧迫される事態を効果的に解消することに
成功している。これにより、ＲＡＭの小規模化を図れ、
データ転送制御装置や電子機器の低コスト化、小規模化
を図れるようになる。

【００８２】また、図１３（Ａ）の比較例では、セルフ
ＩＤパケットがＮ個あった場合には、整形後のパケット
の個数もＮ個になる。従って、これらの整形後のパケッ
トをＲＡＭから読み出すためには、Ｎ回のパケット読み
出しを行う必要がある。

【００８３】これに対して、本実施形態では、セルフＩ
ＤパケットがＮ個あった場合にも、整形後のパケットは
１個になる。従って、整形後のパケットをＲＡＭから読
み出すためには、１回のパケット読み出しを行えば済む
ようになる。従って、ファームウェアなどの処理負担を
格段に軽減できる。このため、安価なＣＰＵを採用する
ことも可能となり、データ転送制御装置や電子機器の低
コスト化、小規模化を図れるようになる。

【００８４】また、本実施形態では、一連のセルフＩＤ
パケットが１つにまとめられるため、図１３（Ａ）の比
較例に比べて、パケットの取り扱いが簡易になるという
利点もある。

【００８５】また、本実施形態では、図１４（Ａ）に示
すように、セルフＩＤパケットの第２クワドレットのパ
リティを削除し、このパリティが削除されたセルフＩＤ
パケット（セルフＩＤパケットのデータ本体）の並びに
より、整形後のパケットのデータ部分を構成するように
している。このようにすることで、整形後のパケットの
サイズを、パリティを削除しない場合に比べて半分程度
にすることができる。この結果、セルフＩＤパケットの
記憶に必要なＲＡＭの使用容量を更に節約することに成
功している。

【００８６】この場合、セルフＩＤパケットにエラーが
あるか否かを各セルフＩＤパケットのパリティに基づき
判断し、図１４（Ｂ）に示すように、エラーがあるか否
かを示すステータス情報であるＨＣＥを、パケットのト
レイラー（広義には制御情報）に付加することが望まし
い。このようにすることで、セルフＩＤパケットのパリ
ティを削除しても、セルフＩＤパケットにエラーがあっ
たか否かを上層に適切に伝えることが可能になる。

【００８７】なお、バスに接続される複数のノードから
のセルフＩＤパケットの中に１つでもエラーのセルフＩ
Ｄパケットがあると、たとえ他のセルフＩＤパケットに
エラーが無くても、再度自己識別をやりなおす必要があ
る。従って、全てのセルフＩＤパケットに対して、エラ
ーステータス情報としてのＨＣＥは１つで十分となる。

【００８８】また、ＨＣＥは、図１４（Ｂ）のようにト
レイラー（フッター）に含ませることが望ましいが、Ｈ
ＣＥをヘッダに含ませたり、ＨＣＥをレジスタなどの所
与の記憶手段に格納するようにしてもよい。

【００８９】また本実施形態では、図１５（Ａ）に示す
ように、ＲＡＭをヘッダ領域（広義には制御情報領域）
とデータ領域に分離し、整形後のパケットのヘッダをヘ
ッダ領域にデータをデータ領域に格納している。そし
て、データ領域に書き込まれるデータのアドレス（例え
ば先頭アドレス）を指すデータポインタをヘッダに付加
している。

【００９０】このようにすることで、ヘッダとデータと
がＲＡＭ上において混在しなくなるため、ヘッダやデー
タの取り扱いが容易になり、ＣＰＵの処理負荷を軽減で
きるようになる。

【００９１】なお、ヘッダ又はトレイラーに、データポ
インタの他に、データのサイズ（セルフＩＤパケット１
〜Ｎの全体のサイズ）を示すためのデータレングス情報
を付加してもよい。

【００９２】また本実施形態では、図１５（Ｂ）に示す
ように、セルフＩＤ期間に受信したパケットか否かを示
すステータス情報であるＢＲを、パケットのトレイラー
に付加している。

【００９３】即ち、図４（Ａ）〜（Ｄ）に示すように、
物理層が扱うＰＨＹパケットには、セルフＩＤパケット
の他にリンクオンパケットとＰＨＹ構成パケットがあ
る。そして本実施形態では、セルフＩＤパケットと他の
ＰＨＹパケット（リンクオンパケット、ＰＨＹ構成パケ
ット）とをファームウェアなどが容易に区別できること
が望ましい。図１５（Ａ）に示すように、セルフＩＤパ
ケットにはデータポインタなどが付加されており、セル
フＩＤパケットと他のＰＨＹパケットとではファームウ
ェアの取り扱いが異なったものになるからである。

【００９４】ところが、パケットの種類を区別するため
の情報としてＩＥＥＥ１３９４において規格化されてい
るｔｃｏｄｅを用いても、処理対象となるパケットが、
ＰＨＹパケットの中のどのパケットなのかを区別できな
い。

【００９５】本実施形態によれば、図１５（Ｂ）に示す
ようにパケットのトレイラーに、セルフＩＤ期間に受信
したパケットか否かを示すＢＲが付加される。このた
め、セルフＩＤパケットと他のＰＨＹパケットとをファ
ームウェア等が容易に区別できるようになり、処理負荷
を軽減できる。

【００９６】なお、本実施形態では、図１６に示すよう
に、データ領域の中にセルフＩＤパケット専用領域を設
け、この領域に整形後のパケットのデータ部分を書き込
むようにしてもよい。このようにすれば、トポロジーマ
ップの作成などの際の処理を簡易化でき、ファームウェ
ア等の処理負荷を軽減できるようになる。

【００９７】３．２ 構成 さて、本実施形態におけるパケット整形の機能は図６の
リンクコア２０により実現され、パケット分離の機能は
ＤＭＡＣ４４により実現される。

【００９８】図１７に、リンクコア２０、ＦＩＦＯ３
４、ＤＭＡＣ４４の構成の一例を示す。なお図１７で
は、パケット整形やパケット分離に関係ない回路ブロッ
クについては省略している。

【００９９】リンクコア２０は、バス監視回路１３０、
直列・並列変換回路１３２、パケット整形回路１６０を
含む。そして、パケット整形回路１６０は、パケット診
断回路１４２、シーケンサ１６７、バッファ１６８、セ
レクタ１７０を含み、パケット診断回路１４２は、ＴＡ
Ｇ生成回路１６２、ヘッダ＆トレイラー生成回路１６
４、エラーチェック回路１６６を含む。

【０１００】ここで、バス監視回路１３０は、ＰＨＹイ
ンターフェース１０を介してＰＨＹチップに接続される
８ビット幅のデータバスＤ、２ビット幅のコントロール
バスＣＴＬを監視する回路である。

【０１０１】直列・並列変換回路１３２は、データバス
Ｄのデータを３２ビットのデータに変換する回路であ
る。例えば、転送速度が４００Ｍｂｐｓの場合には８ビ
ットのデータが３２ビットのデータに、２００Ｍｂｐｓ
の場合には４ビットのデータが３２ビットのデータに、
１００Ｍｂｐｓの場合には２ビットのデータが３２ビッ
トのデータに変換される。

【０１０２】パケット診断回路１４２は、セルフＩＤパ
ケットなどのパケットを診断する回路である。ＴＡＧ生
成回路１６２は、ヘッダ、データ、トレイラーなどを区
別するためのＴＡＧを生成する回路であり、ヘッダ＆ト
レイラー生成回路１６４は、図１３（Ｂ）〜図１５
（Ｂ）などで説明したヘッダ及びトレイラー（フッタ
ー）を生成する回路である。また、エラーチェック回路
１６６は、パケットに含まれるパリティなどのエラーチ
ェック情報をチェックしてエラーを検出する回路であ
る。

【０１０３】シーケンサ１６７は各種の制御信号を生成
するものである。バッファ１６８、セレクタ１７０は、
直列・並列変換回路１３２からのＤＩ、パケット診断回
路１４２からのヘッダ及びトレイラー、ＤＭＡＣ４４か
らのデータポインタのいずれかを、パケット診断回路１
４２からの信号ＳＥＬにより選択するためのものであ
る。

【０１０４】ＦＩＦＯ３４は、リンコア２０からの出力
データであるＲＤの位相と、ＲＡＭ８０への書き込みデ
ータであるＷＤＡＴＡの位相とを調整するためのバッフ
ァとして機能するものであり、ＦＩＦＯ状態判断回路３
５を含む。ＦＩＦＯ状態判断回路３５は、ＦＩＦＯが空
になると、ＥＭＰＴＹをアクティブにし、ＦＩＦＯがフ
ルになると、ＦＵＬＬをアクティブにする。

【０１０５】ＤＭＡＣ４４は、パケット分離回路１８
０、アクセス要求実行回路１９０、アクセス要求発生回
路１９２を含む。

【０１０６】パケット分離回路１８０は、パケット整形
回路１６０により整形されたパケットを分離して、ヘッ
ダ及びトレイラーをＲＡＭ８０のヘッダ領域に、データ
をデータ領域に書き込むための回路である（図７参
照）。パケット分離回路１８０は、ＴＡＧ判別回路１８
２、ポインタ更新回路１８４、アドレス発生回路１８８
を含む。

【０１０７】ＴＡＧ判別回路１８２は、ＴＡＧ生成回路
１６２により生成されたＴＡＧ（ＤＴＡＧ）を判別する
回路である。

【０１０８】ポインタ更新回路１８４は、ＴＡＧ判別回
路１８２の出力を受け、ＲＡＭ８０にヘッダやデータを
書き込むためのヘッダポインタやデータポインタを更新
するための回路である。

【０１０９】アドレス発生回路１８８は、ポインタ更新
回路１８４の出力を受け、ＲＡＭ８０への書き込みアド
レスＷＡＤＲを発生する回路である。

【０１１０】アクセス要求実行回路１９０は、リンクコ
ア２０からのアクセス要求を実行するための回路であ
る。アクセス要求実行回路１９０は、ＦＩＦＯ状態判断
回路３５からのＦＵＬＬがアクティブになると、ＦＦＵ
ＬＬをアクティブにする。パケット整形回路１６０内の
シーケンサ１６７は、ＦＦＵＬＬがアクティブでないこ
とを条件に、ＲＤ（ＲｘＤａｔａ）のストローブ信号で
あるＲＤＳをアクティブにする。

【０１１１】なおＲＦＡＩＬは、受信における失敗を、
シーケンサ１６７がアクセス要求実行回路１９０に対し
て知らせるための信号である。

【０１１２】アクセス要求発生回路１９２は、ＲＡＭ８
０へのアクセス要求を発生するための回路である。アク
セス要求発生回路１９２は、バッファマネージャ７０か
らの書き込みアクノリッジメントであるＷＡＣＫやＦＩ
ＦＯ状態判断回路３５からのＥＭＰＴＹを受け、書き込
み要求であるＷＲＥＱをバッファマネージャ７０に出力
する。

【０１１３】３．３ 動作 次に、本実施形態の動作の詳細について図１８のタイミ
ング波形図などを用いて説明する。

【０１１４】まず、リンクコア２０の動作について説明
する。

【０１１５】バス監視回路１３０は、セルフＩＤ期間
（バスリセットから１回目のサブアクションギャップま
での期間）中か否かを判断し、セルフＩＤ期間中の場合
には図１８のＣ１に示すように、バスリセット中である
ことを示す信号ＢＲＩＰをＨレベルにする。

【０１１６】セルフＩＤ期間中か否かは以下のようにし
て検出する。まず、バス監視回路１３０が、ＰＨＹチッ
プからの２ビットのＣＴＬを監視する。そして図１９
（Ａ）に示すようにＣＴＬが（０１）の場合には、図１
９（Ｂ）に示すようにＰＨＹチップからデータバスＤを
介してステータス情報が送られてくると判断する。この
ＰＨＹチップからＤを介して送られてくるステータス情
報の中のステータスビットの内容を調べることで、図１
９（Ｃ）に示すようにバスリセットがなされたか否か
（ビット２）、サブアクションギャップが来たか否か
（ビット１）などを判断できる。そして、バス監視回路
１３０は、バスリセットがなされたと判断すると、図１
８に示すようにＢＲＩＰをＨレベルにし、サブアクショ
ンギャップが来たと判断すると、ＢＲＩＰをＬレベルに
戻す。

【０１１７】このＢＲＩＰのレベルを監視することで、
パケット診断回路１４２は、セルフＩＤ期間中か否かを
知ることができるようになる。そして、このセルフＩＤ
期間に送られてきたパケットをセルフＩＤパケットと見
なし、前述のパケット整形を行う。

【０１１８】セルフＩＤ期間に入ると、まず、パケット
診断回路１４２のヘッダ＆トレイラー生成回路１６４が
ヘッダを生成する。このヘッダは、バッファ１６８を介
してセレクタ１７０に入力され、パケット診断回路１４
２からの信号ＳＥＬに基づきセレクタ１７０がこのヘッ
ダを選択する。これにより、図１８のＣ２に示すよう
に、ＲＤとしてヘッダがＦＩＦＯ３４に出力されること
になる。

【０１１９】なお図２０（Ａ）に、パケットがセルフＩ
Ｄパケットである場合にヘッダ＆トレイラー生成回路１
６４が生成するヘッダ及びトレイラーのフォーマットを
示す。同図において網掛けとなっている部分がトレイラ
ーであり、それ以外がヘッダである。

【０１２０】また図２０（Ｂ）に、パケットがセルフＩ
Ｄパケット以外のＰＨＹパケットである場合に、ヘッダ
＆トレイラー生成回路１６４が生成するヘッダ及びトレ
イラーのフォーマットも示す。

【０１２１】ヘッダがＲＤとして出力されると、次に、
ＤＭＡＣ４４からのデータポインタがバッファ１６８を
介してセレクタ１７０に入力され、セレクタ１７０がこ
れを選択する。これにより、図１８のＣ３に示すよう
に、ＲＤとしてデータポインタがＦＩＦＯ３４に出力さ
れる。

【０１２２】さて、図１９（Ｂ）に示すように、ＣＴＬ
が（１０）である場合には受信状態になり、ＰＨＹチッ
プからデータバスＤを介してセルフＩＤパケットが送ら
れてくる。直列・並列変換回路１３２は、これらのセル
フＩＤパケットのデータを３２ビットのデータであるＤ
Ｉに変換し、パケット診断回路１４２及びバッファ１６
８に出力する。

【０１２３】なお、ＤＩＥは、ＤＩのデータが有効か無
効かを示す信号である（ＤＩＥがＨレベルの時に有
効）。このＤＩＥを調べることでパケット診断回路１４
２はパケットの区切りを知ることができる。また、ＤＩ
Ｓは、ＤＩの取り込みタイミングを知らせるためのスト
ローブ信号である。

【０１２４】データポインタがＲＤとして出力される
と、次に、直列・並列変換回路１３２からの上記ＤＩ
（一連のセルフＩＤパケット）がバッファ１６８を介し
てセレクタ１７０に入力され、セレクタ１７０がこれを
選択する。これにより、Ｃ４に示すように、ＲＤとして
一連のセルフＩＤパケットがＦＩＦＯ３４に出力され
る。

【０１２５】なお、この際に本実施形態では、図１４
（Ａ）で説明したように、セルフＩＤパケットの第２ク
ワドレットについては削除し、ＦＩＦＯ３４に出力しな
いようにしている。また、これらの第２クワドレットに
ついてはパケット診断回路１４２のエラーチェック回路
１６６がチェックする。そして、図１４（Ｂ）で説明し
たように、一連のセルフＩＤパケットの中に１つでもエ
ラーのパケットがあった場合には、エラーチェック回路
１６６は、トレイラーの中にエラーステータス情報ＨＣ
Ｅを付加するようにヘッダ＆トレイラー生成回路１６４
に指示する。

【０１２６】ＤＩがＲＤとして出力されると、次に、ヘ
ッダ＆トレイラー生成回路１６４からのトレイラーがバ
ッファ１６８を介してセレクタ１７０に入力され、セレ
クタ１７０がこれを選択する。これにより、Ｃ５に示す
ように、ＲＤとしてトレイラーがＦＩＦＯ３４に出力さ
れる。

【０１２７】このトレイラーは、図２０（Ａ）に示すよ
うに、データのサイズを表すＤａｔａｌｅｎｇｔｈ、セ
ルフＩＤ期間中のパケットか否かを示すＢＲ、エラース
テータス情報であるＨＣＥを含む。

【０１２８】なお、処理対象となるパケットがセルフＩ
Ｄ期間中のセルフＩＤパケットである場合には、図２０
（Ａ）に示すようにＢＲは１となり、セルフＩＤ期間外
のリンクオンパケットやＰＨＹ構成パケットである場合
には、図２０（Ｂ）に示すようにＢＲは０になる。この
ようにすることで、ｔｃｏｄｅが同じ０ｘＥであって
も、ファームウェアはこれらのパケットを区別できるよ
うになる。

【０１２９】また、セルフＩＤパケットの中に１つでも
エラーのパケットがあった場合には、ＨＣＥが１にな
る。これにより、ファームウェア等は、セルフＩＤパケ
ットにエラーがあったか否かを簡易に検出でき、自己識
別を再度やり直すなどの処理が可能になる。

【０１３０】さて、ＴＡＧ生成回路１６２は、ＲＤとし
て出力される情報を区別するためのＴＡＧを生成してい
る。本実施形態では図２１に示すようにＴＡＧは２ビッ
トであり、（００）、（０１）、（１０）、（１１）
は、各々、ヘッダ、トレイラー、データ、スタート（ヘ
ッダの最初）を表す。従って、例えば図１８では、（１
１）、（００）、（１０）、（１０）、・・・、（０１）
というようにＴＡＧが変化する。ＦＩＦＯ３４には、こ
の２ビットのＴＡＧと３２ビットのＲＤとからなる３４
ビットのデータが入力されることになる。

【０１３１】なお、図２２に、セルフＩＤ期間外におい
て、セルフＩＤパケット以外のＰＨＹパケット（リンク
オンパケット、ＰＨＹ構成パケット）を整形する際のタ
イミング波形図を示す。パケット診断回路１４２は、Ｂ
ＲＩＰがＬレベルである場合には、セルフＩＤ期間外で
あると判断する。そして、この場合には、信号ＳＥＬを
制御して、ヘッダの生成後にデータポインタを選択しな
いようにする。即ち図１８のＣ３とは異なり、図２２の
Ｄ１に示すようにヘッダにデータポインタを付加する処
理は行われない。また図１８のＣ４と異なり、図２２の
Ｄ２に示すように複数のＰＨＹパケットを１つにパッケ
ージングする処理も行われない。また、図２０（Ｂ）に
示すように、セルフＩＤ期間中か否かを表すＢＲが０に
設定される。またＴＡＧは、（１１）、（１０）、（０
１）と変化する。

【０１３２】次に、ＤＭＡＣ４４の動作について説明す
る。

【０１３３】パケット分離回路１８０に含まれるＴＡＧ
判別回路１８２は、ＲＡＭ８０への書き込みデータであ
るＷＤＡＴＡと共にＦＩＦＯ３４から出力されるＤＴＡ
Ｇを判別し、ＷＤＡＴＡが、スタート（ヘッダの最
初）、ヘッダ、データ、トレイラーのいずれなのかを判
定する。そして、ポインタ更新回路１８４は、この判定
結果に基づいて、ヘッダポインタやデータポインタの更
新を行う。次に、アドレス発生回路１８８は、更新され
たヘッダポインタやデータポインタに基づいて、ＷＤＡ
ＴＡの書き込みアドレスであるＷＡＤＲを発生する。

【０１３４】より具体的には、例えば、ＷＤＡＴＡがス
タート又はヘッダであるとＤＴＡＧに基づき判定された
場合は、ポインタ更新回路１８４が、ヘッダポインタの
インクリメント（広義には更新）を行う。アドレス発生
回路１８８は、インクリメントされるヘッダポインタに
基づきＲＡＭ８０のアドレスであるＷＡＤＲを発生す
る。

【０１３５】次に、ＷＤＡＴＡがデータであるとＤＴＡ
Ｇに基づき判定された場合は、ポインタ更新回路１８４
が、データポインタのインクリメントを行う。アドレス
発生回路１８８は、インクリメントされるデータポイン
タに基づきＷＡＤＲを発生する。最後に、ＷＤＡＴＡが
トレイラーであるとＤＴＡＧに基づき判定された場合
は、ポインタ更新回路１８４が、今度は、ヘッダポイン
タのインクリメントを行う。

【０１３６】以上のようにして、パケットを分離してヘ
ッダ領域とデータ領域に書き込むことが可能になる。

【０１３７】特に本実施形態では、ヘッダに付加される
データポインタが、ポインタ更新回路１８４からパケッ
ト整形回路１６０に伝えられる。そしてパケット整形回
路１６０が、この伝えられたデータポインタをパケット
のヘッダに付加する。このようにすることで、ヘッダ領
域からヘッダを読み出したファームウェアなどが、その
ヘッダに対応するデータのデータ領域での格納アドレス
を容易に知ることができるようになる。また、データポ
インタの付加は、パケット整形回路１６０により行わ
れ、ＤＭＡＣ４４はこれに関与する必要がない。従っ
て、ＤＭＡＣ４４がＲＡＭ８０へのデータ書き込み処理
に専念できるようになり、ＤＭＡＣ４４の回路構成や処
理を簡素化できるようになる。

【０１３８】なお、ＲＡＭ８０を分離する領域の境界、
例えばヘッダ領域とデータ領域の境界の設定は、ＣＰＵ
インターフェース６０を介してＣＰＵ６６（ファームウ
ェア等）が、図６のレジスタ４６に含まれるポインタ設
定レジスタに対して、境界のアドレスを指すポインタを
設定することで実現される。

【０１３９】また、データ領域が複数の領域に分離され
る場合（アイソクロナス転送用と非同期転送用の領域に
分離される場合、第１、第２の非同期転送用の領域に分
離される場合等）には、各々が各領域を指す複数のデー
タポインタを用意することが望ましい。より具体的に
は、図１７に示すように、ＤＭＡＣ４４が、複数のデー
タポインタ、例えば第１、第２のデータポインタをパケ
ット整形回路１６０に対して渡すようにする（３個以上
のデータポインタを渡してもよい）。このようにするこ
とで、デジタルカメラにおける動画像データをアイソク
ロナス転送用データ領域に連続的に格納したり、プリン
タにおける印字データを第２の非同期転送用データ領域
に連続的に格納したりすること（第１の非同期転送用デ
ータ領域にはコマンドデータ、ステータスデータなどの
制御用データを格納する）が可能になる。

【０１４０】アクセス要求発生回路１９２は、ＦＩＦＯ
状態判断回路３５からのＥＭＰＴＹや、バッファマネー
ジャ７０からのＷＡＣＫに基づいて、ＷＲＥＱを生成
し、バッファマネージャ７０に出力する。バッファマネ
ージャ７０の調停回路７４は、このＷＲＥＱや、ＰＦ用
のＤＭＡＣ５４や、ＣＰＵインターフェース６０からＷ
ＲＥＱに基づいてバスの調停を行うことになる。

【０１４１】４．電子機器 次に、本実施形態のデータ転送制御装置を含む電子機器
の例について説明する。

【０１４２】例えば図２３（Ａ）に電子機器の１つであ
るプリンタの内部ブロック図を示し、図２４（Ａ）にそ
の外観図を示す。ＣＰＵ（マイクロコンピュータ）５１
０はシステム全体の制御などを行う。操作部５１１はプ
リンタをユーザが操作するためのものである。ＲＯＭ５
１６には、制御プログラム、フォントなどが格納され、
ＲＡＭ５１８はＣＰＵ５１０のワーク領域として機能す
る。表示パネル５１９はプリンタの動作状態をユーザに
知らせるためのものである。

【０１４３】ＰＨＹチップ５０２、データ転送制御装置
５００を介して、パーソナルコンピュータなどの他のノ
ードから送られてきた印字データは、バス５０４を介し
て印字処理部５１２に直接送られる。そして、印字デー
タは、印字処理部５１２にて所与の処理が施され、プリ
ントヘッダなどからなる印字部（データを出力するため
の装置）５１４により紙に印字されて出力される。

【０１４４】図２３（Ｂ）に電子機器の１つであるスキ
ャナの内部ブロック図を示し、図２４（Ｂ）にその外観
図を示す。ＣＰＵ５２０はシステム全体の制御などを行
う。操作部５２１はスキャナをユーザが操作するための
ものである。ＲＯＭ５２６には制御プログラムなどが格
納され、ＲＡＭ５２８はＣＰＵ５２０のワーク領域とし
て機能する。

【０１４５】光源、光電変換器などからなる画像読み取
り部（データを取り込むための装置）５２２により原稿
の画像が読み取られ、読み取られた画像のデータは画像
処理部５２４により処理される。そして、処理後の画像
データがバス５０５を介してデータ転送制御装置５００
に直接送られる。データ転送制御装置５００は、この画
像データにヘッダなどを付加することでパケットを生成
し、ＰＨＹチップ５０２を介してパーソナルコンピュー
タなどの他のノードに送信する。

【０１４６】図２３（Ｃ）に電子機器の１つであるＣＤ
−Ｒドライブの内部ブロック図を示し、図２４（Ｃ）に
その外観図を示す。ＣＰＵ５３０はシステム全体の制御
などを行う。操作部５３１はＣＤ−Ｒをユーザが操作す
るためのものである。ＲＯＭ５３６には制御プログラム
などが格納され、ＲＡＭ５３８はＣＰＵ５３０のワーク
領域として機能する。

【０１４７】レーザ、モータ、光学系などからなる読み
取り＆書き込み部（データを取り込むための装置又はデ
ータを記憶するための装置）５３３によりＣＤ−Ｒ５３
２から読み取られたデータは、信号処理部５３４に入力
され、エラー訂正処理などの所与の信号処理が施され
る。そして、信号処理が施されたデータが、バス５０６
を介してデータ転送制御装置５００に直接送られる。デ
ータ転送制御装置５００は、このデータにヘッダなどを
付加することでパケットを生成し、ＰＨＹチップ５０２
を介してパーソナルコンピュータなどの他のノードに送
信する。

【０１４８】一方、ＰＨＹチップ５０２、データ転送制
御装置５００を介して、他のノードから送られてきたデ
ータは、バス５０６を介して信号処理部５３４に直接送
られる。そして、信号処理部５３４によりこのデータに
所与の信号処理が施され、読み取り＆書き込み部５３３
によりＣＤ−Ｒ５３２に記憶される。

【０１４９】なお、図２３（Ａ）、（Ｂ）、（Ｃ）にお
いて、ＣＰＵ５１０、５２０、５３０の他に、データ転
送制御装置５００でのデータ転送制御のためのＣＰＵを
別に設けるようにしてもよい。

【０１５０】本実施形態のデータ転送制御装置を電子機
器に用いることで、高速なデータ転送が可能になる。従
って、ユーザがパーソナルコンピュータなどによりプリ
ントアウトの指示を行った場合に、少ないタイムラグで
印字が完了するようになる。また、スキャナへの画像取
り込みの指示の後に、少ないタイムラグで読み取り画像
をユーザは見ることができるようになる。また、ＣＤ−
Ｒからのデータの読み取りや、ＣＤ−Ｒへのデータの書
き込みを高速に行うことができるようになる。更に、例
えば１つのホストシステムに複数の電子機器を接続して
利用したり、複数のホストシステムに複数の電子機器を
接続して利用したりすることも容易になる。

【０１５１】また本実施形態のデータ転送制御装置を電
子機器に用いることで、ＣＰＵ上で動作するファームウ
ェアの処理負荷が軽減され、安価なＣＰＵや低速のバス
を用いることが可能になる。更に、パケットを記憶する
ＲＡＭを小容量化できる。従って、電子機器の低コスト
化、小規模化を図ることが可能になる。

【０１５２】なお本実施形態のデータ転送制御装置を適
用できる電子機器としては、上記以外にも例えば、種々
の光ディスクドライブ（ＣＤＲＯＭ、ＤＶＤ）、光磁気
ディスクドライブ（ＭＯ）、ハードディスクドライブ、
ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話
機、プロジェクタ、パーソナルコンピュータ、電子手
帳、ワードプロセッサなど種々のものを考えることがで
きる。

【０１５３】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【０１５４】例えば、本発明のデータ転送制御装置の構
成は、図６に示す構成が特に望ましいが、これに限定さ
れるものではない。例えば、図８に示すような構成を採
用することも可能である。

【０１５５】また、本発明は、ＩＥＥＥ１３９４規格で
のデータ転送に適用されることが特に望ましいが、これ
に限定されるものではない。例えばＩＥＥＥ１３９４と
同様の思想に基づく規格やＩＥＥＥ１３９４を発展させ
た規格におけるデータ転送にも本発明は適用できる。

【０１５６】

【図面の簡単な説明】

【図１】図１（Ａ）、（Ｂ）、（Ｃ）は、非同期転送と
アイソクロナス転送について説明するための図である。

【図２】図２（Ａ）、（Ｂ）は、ツリー識別について説
明するための図である。

【図３】自己識別について説明するための図である。

【図４】図４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、セル
フＩＤパケットなどの物理層のパケットのフォーマット
を示す図である。

【図５】ＩＥＥＥ１３９４のプロトコル構成について示
す図である。

【図６】本実施形態のデータ転送制御装置の構成例を示
す図である。

【図７】ヘッダ（制御情報）領域とデータ領域の分離に
ついて説明するための図である。

【図８】本実施形態の比較例の構成例について示す図で
ある。

【図９】図８の構成によるデータ転送の手法について説
明するための図である。

【図１０】データ転送の手法の他の例について説明する
ための図である。

【図１１】本実施形態のデータ転送の手法について説明
するための図である。

【図１２】セルフＩＤ期間について説明するための図で
ある。

【図１３】図１３（Ａ）、（Ｂ）は、各々、比較例、本
実施形態のパケット整形について説明するための図であ
る。

【図１４】図１４（Ａ）、（Ｂ）は、セルフＩＤパケッ
トのパリティの部分を削除する手法について説明するた
めの図である。

【図１５】図１５（Ａ）は、データポインタをヘッダに
付加する手法を、図１５（Ｂ）は、セルフＩＤ期間のパ
ケットか否かを示すＢＲをトレイラーに付加する手法を
説明するための図である。

【図１６】データ領域にセルフＩＤパケット専用の領域
を設ける手法について説明するための図である。

【図１７】リンクコア（パケット整形回路）とＤＭＡＣ
（ＲＦ用）の構成例について示す図である。

【図１８】セルフＩＤ期間でのパケット整形の詳細な処
理例について説明するためのタイミング波形図である。

【図１９】図１９（Ａ）、（Ｂ）、（Ｃ）は、コントロ
ールバスＣＴＬ、データバスＤ、ステータス情報（ステ
ータスビット）について説明するための図である。

【図２０】図２０（Ａ）、（Ｂ）は、ＰＨＹパケットの
フォーマットを示す図である。

【図２１】ＴＡＧについて説明するための図である。

【図２２】セルフＩＤ期間外でのパケット整形の詳細な
処理例について説明するためのタイミング波形図であ
る。

【図２３】図２３（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の内部ブロック図の例である。

【図２４】図２４（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の外観図の例である。

【符号の説明】

１０ ＰＨＹインターフェース ２０ リンクコア ２２ レジスタ ３０ ＦＩＦＯ（ＡＴＦ） ３２ ＦＩＦＯ（ＩＴＦ） ３４ ＦＩＦＯ（ＲＦ） ３５ ＦＩＦＯ状態判断回路 ４０ ＤＭＡＣ（ＡＴＦ用） ４２ ＤＭＡＣ（ＩＴＦ用） ４４ ＤＭＡＣ（ＲＦ用） ５０ ポートインターフェース ５２ ＦＩＦＯ（ＰＦ） ５４ ＤＭＡＣ（ＰＦ用） ５６ レジスタ ６０ ＣＰＵインターフェース ６２ アドレスデコーダ ６３ データ同期化回路 ６４ 割り込みコントローラ ６６ ＣＰＵ ６８ クロック制御回路 ７０ バッファマネージャ ７２ レジスタ ７４ 調停回路 ７６ シーケンサ ８０ ＲＡＭ（パケット記憶手段） ９０、９２、９４ バス（第１のバス） ９６、９８ バス（第２のバス） １００、１０２、１０４、１０５、 １０６、１０７、１０８、１０９ バス（第３のバス） １１０ バス（第４のバス） １２０ データ転送制御装置 １２２ ＰＨＹチップ １２４ アプリケーション層のデバイス １３０ バス監視回路 １３２ 直列・並列変換回路 １４２ パケット診断回路 １６０ パケット整形回路 １６２ ＴＡＧ生成回路 １６４ ヘッダ＆トレイラー生成回路 １６６ エラーチェック回路 １６７ シーケンサ １６８ バッファ １７０ セレクタ １８０ パケット分離回路 １８２ ＴＡＧ判別回路 １８４ ポインタ更新回路 １８８ アドレス発生回路 １９０ アクセス要求実行回路 １９２ アドレス要求発生回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−8913（ＪＰ，Ａ) 特開 平10−70561（ＪＰ，Ａ) 特開 平10−229427（ＪＰ，Ａ) 特開 平10−285196（ＪＰ，Ａ) 特開 平10−290237（ＪＰ，Ａ) ＩＥＥＥ ，ＩＥＥＥ Ｓｔａｎｄａ ｒｄ ｆｏｒ ａ Ｈｉｇｈ Ｐｅｒｆ ｏｒｍａｎｃｅＳｅｒｉａｌ Ｂｕｓ, ＩＥＥＥ Ｓｔｄ 1394−1995，米国, ＩＥＥＥ，1996年 ８月30日，ｐ38−42 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/40

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 バスに接続される複数のノード間でのデ
   ータ転送のためのデータ転送制御装置であって、 各ノードから転送されてくる一連の自己識別パケットを
   受け、上層が使用する制御情報と各ノードから転送され
   てきた一連の自己識別パケットの並びからなるデータと
   によりフレームが構成されるパケットに、転送されてき
   た一連の自己識別パケットを整形するパケット整形手段
   と、 整形されたパケットを記憶手段に書き込む書き込み手段
   とを含むことを特徴とするデータ転送制御装置。
2. 【請求項２】 請求項１において、 前記パケット整形手段が、 自己識別パケットがエラーチェック情報を含む場合に、
   自己識別パケットの中の該エラーチェック情報を削除
   し、該エラーチェック情報が削除された自己識別パケッ
   トの並びからなるデータと前記制御情報とによりフレー
   ムが構成されるパケットに、転送されてきた一連の自己
   識別パケットを整形することを特徴とするデータ転送制
   御装置。
3. 【請求項３】 請求項２において、 前記パケット整形手段が、 各ノードから転送されてくる自己識別パケットにエラー
   があるか否かを前記エラーチェック情報に基づき判断
   し、自己識別パケットにエラーがあるか否かを示すステ
   ータス情報をパケットの制御情報に付加することを特徴
   とするデータ転送制御装置。
4. 【請求項４】 請求項１乃至３のいずれかにおいて、 前記パケット整形手段が、 自己識別期間に受信したパケットか否かを示すステータ
   ス情報をパケットの制御情報に付加することを特徴とす
   るデータ転送制御装置。
5. 【請求項５】 請求項１乃至４のいずれかにおいて、 前記記憶手段がランダムアクセス可能であると共に制御
   情報領域とデータ領域とに分離されている場合におい
   て、パケットの制御情報を前記記憶手段の前記制御情報
   領域に書き込み、パケットのデータを前記記憶手段の前
   記データ領域に書き込むパケット分離手段と、 前記データ領域に書き込まれるデータのアドレスを指す
   データポインタを前記制御情報に付加する手段とを含む
   ことを特徴とするデータ転送制御装置。
6. 【請求項６】 請求項５において、 前記パケット分離手段が、 一連の自己識別パケットを整形することで得られたパケ
   ットのデータを、前記記憶手段の自己識別パケット専用
   に設けられた領域に書き込むことを特徴とするデータ転
   送制御装置。
7. 【請求項７】 請求項１乃至６のいずれかにおいて、 下層から送られてくるステータス情報に基づいて自己識
   別期間中か否かを検出する手段を含み、 前記パケット整形手段が、 自己識別期間中に転送されてきた一連のパケットを自己
   識別パケットと見なして、該一連の自己識別パケットを
   整形することを特徴とするデータ転送制御装置。
8. 【請求項８】 請求項１乃至７のいずれかにおいて、 ＩＥＥＥ１３９４の規格に準拠したデータ転送を行うこ
   とを特徴とするデータ転送制御装置。
9. 【請求項９】 請求項１乃至８のいずれかのデータ転送
   制御装置と、 前記データ転送制御装置及びバスを介して他のノードか
   ら受信したデータに所与の処理を施す装置と、 処理が施されたデータを出力又は記憶するための装置と
   を含むことを特徴とする電子機器。
10. 【請求項１０】 請求項１乃至８のいずれかのデータ転
    送制御装置と、 前記データ転送制御装置及びバスを介して他のノードに
    送信するデータに所与の処理を施す装置と、 処理が施されるデータを取り込むための装置とを含むこ
    とを特徴とする電子機器。